河南科技大学毕业设计（论文） 的输出为1，可将RS触发器置0，使输出为0电平。
上图是CB555的电路结构图。它内部包括两个电压比较器，三个等值串联电阻，一个RS触发器，一个放电管T及功率输出级。它提供两个基准电压VCC/3和2VCC/3。
下图是由555定时器组成的单稳态触发器，单稳态触发器的工作原理：
图3-6 555定时器组成的单稳态触发器
单稳态触发器的特点是电路有一个稳定状态和一个暂稳状态。在触发信号作用下，电路将由稳态翻转到 暂稳态，暂稳态是一个不能长久保持的状态，由于电路中RC延时环节的作用，经过一段时间后，电路会自 动返回到稳态，并在输出端获得一个脉冲宽度为tw的矩形波。在单稳态触发器中，输出的脉冲宽度tw，就 是暂稳态的维持时间，其长短取决于电路的参数值。
由555构成的单稳态触发器电路及工作波形如图1所示。图中R，C为外接定时元件，输人的触发信号ui接 在低电平触发端（2脚）。
稳态时，输出uo为低电平，即无触发器信号（ui为高电平）时，电路处于稳定状态——输出低电平。在 ui负脉冲作用下，低电平触发端得到低于（1/3）Vcc，触发信号，输出uo为高电平，放电管VT截止，电 路进入暂稳态，定时开始。
在暂稳态期间，电源＋Vcc→R→C→地，对电容充电，充电时间常数T＝RC，uc按指数规律上升。当电容 两端电压uc上升到（2/3）Vcc后，
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河南科技大学毕业设计（论文） 6端为高电平，输出uo变为低电平，放电管VT导通，定时电容C充电结束 ，即暂稳态结束。电路恢复到稳态uo为低电平的状态。当第二个触发脉冲到来时，又重复上述过程。
§3.1.3 计时电路
图3-7 计时脉冲电路
图3-7为本设计计时电路，采用74163芯片。
74163为可预置的4位二进制同步计数器，163的清除是同步的。当清除端(CLR)为低电平时，在时钟端(CLK)上升沿作用下，才可完成清除功能。
163的预置是同步的。当置入控制端(LOAD)为低电平时，在CLK上升沿作用下，输出端(QA-QD)与数据输入端(A-D)相一致。
163的计数是同步的，靠CLK同时加在4个触发器上而实现。当ENP和ENT均为高电平时，在CLK上升沿作用下QA-QD同时变化，从而消除了异步计数器中出现的计数尖峰。
下图为74163管脚介绍：
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图3-8 74163管脚
74163在本设计中主要功能就是定时，它产生的信号周期为16秒，高电平宽度为15秒，低电平宽度为1秒。通过与门与整形后的二氧化碳信号相与，进而对整形后的二氧化碳信号计数15秒。
§3.1.4 倍频电路
图3-9 二倍频电路
如上图就是一个二倍频，选取合适的C和R，然后微调R，使占空比等于百分之50，后面还可以串联多级就可以得到四倍频，八倍频等等。
第一个与非门起缓冲隔离作用，经由RC微分电路C1a，R1a将输入的方波信号的上升沿变成一个脉冲，C1b，R1b组成的微分电路将输入信号经过一个与非门后的反响信号的上升沿变成一个脉冲，当电压上升到加法器
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河南科技大学毕业设计（论文） 内各与非门的导通电压时，这两个脉冲信号仅有加法器相加得到了输入信号的二倍频。
本设计采用两个二倍频电路串联得到一个四倍频电路，输入的一个15秒的脉冲信号经过四倍频电路之后得到1分钟的信号结果。
§3.1.5 显示电路
图3-10 两个74160连接成的显示电路
在数字系统中使用最多的时序电路要算是计数器了。计数器不仅能应用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。计数器种类非常繁多。
如果按计数器中的触发器是否同时翻转分类，可以把计数器分为同步式和异步式两种。在同步计数器中，当时钟脉冲输入时触发器的翻转是同时发生的。而在异步计数器中，触发器的翻转有先有后，不是同时发生的。
如果按技术过程中计数器数字增减分类，又可以把计数器分为加法计数器、减法计数器和可逆计数器。随着计数脉冲的不断输入而作递增计数的叫加法计数器，作递减计数的叫减法计数器，可增可减的叫可逆计数器。
如果按计数器中数字编码方式分类，还可以分为二进制计数器、二-十进制计数器、循环码计数器等。
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