定点补码一位乘法器的设计与实现

2.2.3 乘数补码移位寄存器模块的设计与实现

乘数补码移位寄存器模块由八个二选一选择器（MUXCY），9个寄存器（FD）组成，CP端输入的是1个低电平信号其余都为高电平信号。MUXCY选择器由控制信号S端，输入端Di和Ci，以及输出端O组成，当S端为低电平信号时，选择输出Di值，当S端为高电平信号时，选择输出Ci值。每次的输出信号寄存到FD中，MUXCY输出端O连接下一位的寄存器，这样就实现了移位寄存的功能。

yn和yn?1的两个值要分移位的Y07和08两个输出端恰好为yn和yn?1的两个值，

别接到选择器的A0和A1端。

（1）创建乘数补码移位寄存器模块设计原理图。 乘数补码移位寄存器原理结构如图2.7所示:

图2.7 乘数补码移位寄存器原理结构图

（2）创建元件图形符号

其元件图形符号如图2.8所示：

图2.8 乘数补码移位寄存器电路模块元件图形符号

（3）功能仿真

对创建的乘数补码移位寄存器模块进行功能仿真，验证其功能的正确性，可用Xilinx foundation f3.1编译器的Simulator模块实现。仿真结果如图2.9所示：

图2.9 乘数补码移位寄存器模块仿真结果

2.2.4 部分积移位寄存器模块的设计与实现

部分积移位寄存器模块是由一个8位寄存器（FD8CE）和四个逻辑门电路组成，实现部分积移位寄存功能。由于部分积的初始值为“00000000”，这样就要求FD8CE寄存器的初始值为“00000000”，只需要给清零端CLR一个高电平的信号即可实现。

进行部分积移位时，要求移位过程中保证符号位相同，这样就需要把第一位符号位复制为两个数，而其余的6位相继向下串一位，这样就实现了移位功能，同时还保证的符号位相同。

（1）部分积移位寄存器设计原理图。

部分积移位寄存器原理结构如图2.10所示：

图2.10 部分积移位寄存器原理图

（2）功能仿真

对创建的寄存器模块进行功能仿真，验证其功能的正确性，可用Xilinx foundation f3.1编译器的Simulator模块实现。仿真结果如图2.11所示：

图2.11 部分积移位寄存器仿真结果

2.3 仿真调试

仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。通过多组数据进行仿真测试，分别对两个正数相乘，一个正数与一个负数相乘，两个负数相乘结果进行检验。 （1）建立仿真波形文件及仿真信号选择

功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定仿真信号和设置参数。 （2）功能仿真结果与分析

仿真结果分别如图2.12(a)、(b)所示。