等精度数字频率计的设计

4 CPLD/FPGA测频专用模块的VHDL程序设计

系统硬件电路中，单片机MCU与FPGA进行数据交换占用了P0口、P1口和P3口，因此数据显示电路的设计采用静态显示的方式，显示电路由8个共阳极七段数码管和8片1位串入8位并出的74LS164芯片组成。

VCC＋5 VR11 k?DPYU11acombacdfgbeecfgddpdpR21 k?DPYU12acombacdfgbeecfgddpdpR31 k?DPYU13acombacdfgbeecfgddpdpR71 k?DPYU17acombacdfgbeecfgddpdpR81 k?DPYU18acombacdfgbeecfgddpdpa1b2c3d4e5f6g7dp8a1b2c3d4e5f6g7dp8a1b2c3d4e5f6g7dp8...a1b2c3d4e5f6g7dp8a1b2c3d4e5f6g7dp8dpgfedcbadpgfedcbadpgfedcbadpgfedcba345610111213345610111213345610111213345610111213Q0Q1Q2Q3Q4Q5Q6Q7Q0Q1Q2Q3Q4Q5Q6Q7Q0Q1Q2Q3Q4Q5Q6Q7Q0Q1Q2Q3Q4Q5Q6Q774LS164CLKMRAB74LS164CLKMRAB74LS164CLKMRAB...74LS164CLKMRABU1U2U3U7U81289121289128912RXDTXDVCC＋5 V 图4.4 显示电路图

这种显示方式不仅占用单片机端口少，而且充分利用了单片机的资源，容易掌握其编码规律，简化了软件编程，在实验过程中，也体现出较高的可靠性。数据显示电路如图4.4所示。

74LS164是一种8位高速串入/并出的移位寄存器,随着时钟信号的高低变化，串行数据通过一个2输入与门同步的送入，使用独立于时钟的主控复位端让寄存器的输出端变为低电平，并且采用肖特基钳位电路以达到高速运行的目的。并且

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8989CLKMRABQ0Q1Q2Q3Q4Q5Q6Q7345610111213dpgfedcba74LS1644 CPLD/FPGA测频专用模块的VHDL程序设计

还具有以下的特点：①典型的35MHZ移位频率；②异步主控复位；③门控串行输入；④同步数据传输；⑤采用钳位二极管限制高速的终端；⑥静电放电值大于3500V。

在本系统中，74LS164的连接方式为：74LS164的输出Q0～Q7分别接LED数码管的dp、g、f、e、d、c、b、a，并且Q7连接下一个74LS164的A，B端，时钟CLK连接单片机的TXD端，第一片芯片的AB端连接单片机的RXD端，74LS164芯片的主控复位端接高电平VCC。在这种状态下，数码管的编码如下表所示。

4.2.5 数码管的编码表

显示数码

0 1 2 3 4 5 6 7

段 码 0c0h 0f9h 0a4h 0b0h 99h 92h 82h 0f8h 显示数码

8 9 A B C D E F 段 码 80h 90h 88h 83h 0c6h 0a1h 86h 8eh

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5 单片机控制与运算程序的设计

5 单片机控制与运算程序的设计

5.1 AT89C51RC单片机简介

AT89C5lRC是在AT89C52基础上开发的新型高档单片机。 它的主要特性是：

片内含有 32 KB的 Flash程序存储器，擦写周期为 1000次; 片内数据存储器内含512字节的RAM；

具有可编程32线I/O口（P0，P1，P2和P3口）； 具有3个可编程定时器T0，T1和T2；

中断系统是具有8个中断源、6个中断矢量、2级中断优先权的中断结构； 具有一个全双工 UART串行口；

低功耗工作方式为空闲模式和掉电模式； 具有双数据指针DPTR0和DPTR1； 具有3级程序锁定位； 具有硬件看门狗定时器WDT；

AT89C51RC工作电源为4.0～5.5V（AT89LV51RC为2.7～5.5V）； AT89C51RC最高工作频率为33MHZ（AT89LV51RC为12MHZ）； 具有断电标志POF．

与AT89C52相比，AT89C5lRC具有如下特点： 程序存储器由 8 KB增加到32 KB；

片内数据存储器由256字节增加到512字节； 数据指针由1个增加到2个；

增加了看门狗定时器，CPU在执行程序过程中，由于瞬时的干扰使程序陷入死循环环状态，WDT（Watchdog Timer）是使CPU摆脱这种困境而自动恢复的一种方法；

退出掉电方式由单纯硬件复位方式增加到硬件复位和中断两种方式； 新增加了断电标志POF． 89C51RC的内部框图

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