Allegro 已有PCB封装中管脚序号的修改
1. 2. 3.
在allegro PCB中打开元件的.dra文件。
修改元件编号。Edit—〉Text，右边栏Option的find中选text，点击管脚编号直接修改 file—〉save
Allegro PCB中已有元件的封装更改
1. 2. 3.
在allegro PCB中打开.brd PCB文件。
Place—〉Update Symbols...，在弹出的窗口中选择要更新的元件和更新参数，Reflash。 file—〉save
Allegro PCB Editor 线宽、间隔、过孔、差分对参数设置
4. 5.
Setup—〉Constraints—〉Constraint Mangement（Cmgr）
在Cmgr中的Physical栏Physical Constraint—〉All Layers的Objects中右键选择Creat，创建新的约束规则，可以对线宽，Neck宽度，差分对间隔和过孔大小进行设置。也可以按Net进行设置。 6.
在Cmgr中的Spaceing栏Spacing Constraint—〉All Layers的Objects中右键选择Creat，创建新的约束规则，可以对线间，线与孔、线与焊盘间等间隔进行设置。也可以按Net进行设置。 7.
在Cmgr中的DRC栏，可以看到规则检查出错的原因。
Allegro 叠层参数设置
4-12层1.6mm厚线路板层叠见allegro教程目录下《PCB层叠》文档。
Allegro 元件管脚序号的字体大小设置
在颜色管理窗口中选出Package Geometry的Pin Number；在Edit菜单中选择Change；在右侧的Option分栏中Active Class和Subclass分别选Package Geometry和Pin Number，修改字号；Find中只选text。用鼠标框出需要修改的全部元件，Pin Number字体立即更改，最后done。
Allegro差分线的规则设置
1.
定义PCB中差分对（pair）的名称
在Allegro菜单点击logic-->Assign differential pair，在net filter 中选择所要设的net1,net2, 或直接在board file 中点选net,在Rule Name 中key 入pair 名称﹐点右下方的Add 后会自动增加到上方的Rule Selection Area 中﹐可以点Modify或Delete 来修改或删除所设的pair. 2.
设置差分对约束规则
在约束规则管理器（CM）中的Electrical栏的电气约束设置（Electrical Constraint Set）中，Routing标签下Differential Pair对应得Objects处，右键Creat电气CSet，写入一个规则名称，然后填入差分对的
间隔、线宽等参数（参数值可由叠层设置中获得）。
注1： Length Tolerance indicates the amount of tolerance allowed between the total length or delay of the two nets. (两net 之间的误差范围)
注2：Primary Max Sep indicates the maximum edge to edge spacing between a differential pair. (指该pair 本身的间距)
注3：Secondary Max Sep indicates an edge to edge spacing that is greater that the Primary Max Sep value. This allows an increase in thespacing between the differential pair when necessary. The total amount of etch/conductor on a net can not exceed this amount.(必要时允许增大该pair 本身的间距到此值)
3.
分配差分线规则给PCB差分对名称
在约束规则管理器（CM）中的Electrical栏的网络设置（Net）中，Routing标签下Differential Pair对应得Objects处，找到定义过的差分对名称，给它分配一个差分对规则。File—〉close
4.
差分对布线的修线
选择Route—〉slide，可选中其中一根移动。
在Option中选择Corners 45或Arc可以走45或圆弧拐角，Bubble中选Shove或Hug可以推挤或拥抱布线，选Via with segments，在slide修线时可以上Via移动。
在Find中选择Cline Segs 不选Rat Ts，可以让Slide修线针对差分对中的一根进行而不影响另一根。 布线时右键可选一对Via的水平或垂直打孔。
allegro中如何设置等长线（无串联电阻）问题
在菜单中选择Setup–>Constrains–>Electrical，在弹出的Allegro Constraint Manager中选择“Electrical”栏下的“NET”选项中的routing->Min/Max Propagation delays，然后就可以在右侧进行Prop Delay Min和Max等长度参数的设置。
这里可以为每个不同的网络设置一个长度范围。如图所示，我们为部分网络设为了1166MIL-1168MIL的范围。其中红色表示当前的走线并不在所设定范围，并将其差值都显示出来，非常直观。
设定好后，保存并返回到布线器中，须要选将线走好后才能进行等长修正。 点选
快捷图标或是选择Route–>Delay Tune对已走好的线进行修正,此时应注意右下角的长度
提示，当它落在中间那格时显示绿色，表示达到设定的长度规定，而红色表示超过了约束范围。
.
Xnet概念和Xnet等长设置
通常把连续的几段由无源元件(电阻，电容或电感)连接的NET合称为Xnet，如图3所示。
图3 Xnet示例
图2中将DD*和UBDD*设置为同一个Xnet。对属于该Xnet的所有信号等长控制。 Xnet等长设置分为以下步骤：
1. 设置Xnet的器件模型
选择要设置Xnet的器件(图2中为排阻RA1－RA4)，创建ESpiceDevice model，Allegro将自动填入模型名称，电路类型 －Resistor，PIN连接顺序：1，8，2，7，3，6，4，5，表示1和8是一个电阻(见图2)。至此，查看排阻两边NET都添加了同一Xnet属性。
2. Xnet的等长设置
(1)
建立Xnet的pin pair：在Allegro中打开constraint manager，选择relative_propagation_delay属性。已设置的Xnet自动显示，选择Xnet建立pin pair，Allegro提供整个项目中Xnet关联
的起始pin和结束pin。选择需要等长设置的起始pin和结束pin。
(2)
建立等长group：选中所有需要设置等长的pin pair，创建名为R_IDE_DATA的MATCH GROUP，在与relative_ propagation_delay对应的工作窗体选择区中出现了刚创建的R_IDE_DATA，其内含建立的pin pair,按照IDE总线走线等长要求设置走线误差10mil以内，一般选择最长走线为基准线(target)。
(3)
走线完成后，重新打开constrait manager对实际走线进行分析，Allergo自动显示分析结果，绿色表示走线以基准线为标准。走线误差在10mil以内。红色表示走线误差超过10mil，如果分析结果，大部分走线都为红色，可以适当调整基准线的选择。
此外，Allegro在等长走线时。会实时显示走线长度是否在误差范围内，可以使用蛇型线调整走线长度。这些都极大的确保了布线可靠性。
SDRAM的布线规则
对于最高频率可达100M以上的SDRAM布线， SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：
（a）
SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil（25.4mm）以内的原则及为避免与相邻信号产生串扰。走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。误差允许在20mil以内。
（b） 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。尽量走成菊花链
拓补。可有效控制高次谐波干扰，可比时钟线长，但不能短。
（c）
SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。
（d） 根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，
SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。使得各个net都具有线宽、线距约束属性。最后为不同的信号组选择合适的约束即可。但是设置的约束在系统CPU内部是无法达到的。因为EP9315为BGA封装。pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。并加上area属性，在此区域中另设置适合BGA内部走线的约束。
Allegro Shape平面的分割
1.
用使用Anti Etch分割平面，用于分割一个角或边（在shape后使用会改变原来的shape平面） （e） （f）
设置Anti Etch的颜色，打开Color192（颜色管理），在Anti Etch和Through All交点处打勾，添加一种特色的颜色。
在Option中选Anti Etch类和ALL子类，线宽选0.508mm（20mil）。Add—〉Line，从route Keepin外面开始落笔画出分割线，到route keepin 外结束画线，
（g） Edit—〉Split Plane—〉Create，对弹出的分割面，逐一设置网表名，最后OK。 （h） 颜色管理中取消Stack-Up中所有Anti Etch的显示。 2.
用添加动态Shape方法分割平面，用于在大平面内分割出小平面 （i） （j）
Shape—〉Polygon，在Option中选Etch类和需分割平面的子类，分配一个网络名。在route keepin范围内画封闭的多边形，最后done。
提升该shape的优先级，便于shape的移动。Shape—〉Select Shape or Void—〉单击shape的边界，鼠标右键选择Raise Priority，最后done。
（k） 移动shape。Edit—〉Move，在Find中只选Shape，点击shape移动，避开Via。 3.
用添加动态Shape方法挖空（void）平面，用于在大平面内挖出小平面
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