第一范文网 - 专业文章范例文档资料分享平台

VerilogHDL的基本语法

来源:用户分享 时间:2025/7/29 8:33:28 本文由loading 分享 下载这篇文档手机版
说明:文章内容仅供预览,部分内容可能不全,需要完整文档或者需要复制内容,请下载word后使用。下载word有问题请添加微信号:xxxxxxx或QQ:xxxxxx 处理(尽可能给您提供完整文档),感谢您的支持与谅解。

在块结束时才完成赋值操作 变量 if else语句 case语句

case(控制表达式)

分支表达式1:语句1; 分支表达式2:语句2; 分支表达式3:语句3; …

分支表达式m:语句m;

default:语句n endcase 循环语句

forever循环语句

forever循环语句常用语产生周期性的波形,与always不同的地方在于它不能独立写在程序中,必须写在

initial块中,常用于产生仿真测试信号。 eg. initial begin clock = 0; #

5 forever #

10 clock = ~ clock; end

repeat循环语句

repeat循环语句是用于执行指定循环次数的过程语句,格式如下: repeat(表达式)语句 eg. initial

begin s=0; i=1;

repeat(100) begin s=s+i; i=i+1 end end

while循环语句

while循环执行过程中赋值语句直到指定的条件为假

for循环语句

结构声明语句

initial说明语句

initial语句常用于对各变量的初始化,一个程序模块中可以有多个initial语句,所有的initial语句在程序一开始同时执行,并且只执行一次。

always说明语句

always语句和initial语句一样可以有多个always语句,always语句也是在程序一开始的时候就被执行,不同的是always语句不断重复运行。但是always语句后跟的语句是否执行,要看其敏感事件列表是否满足,若有条件满足,则运行一次语句。电平触发的always块常用于说明组合逻辑的行为,而在边沿触发的always块常用于描述时序行为。 eg.

reg[7:0] count

搜索更多关于: VerilogHDL的基本语法 的文档
VerilogHDL的基本语法.doc 将本文的Word文档下载到电脑,方便复制、编辑、收藏和打印
本文链接:https://www.diyifanwen.net/c1kfrb6lngy4bptb11x4w7g2499ip7300mmp_3.html(转载请注明文章来源)
热门推荐
Copyright © 2012-2023 第一范文网 版权所有 免责声明 | 联系我们
声明 :本网站尊重并保护知识产权,根据《信息网络传播权保护条例》,如果我们转载的作品侵犯了您的权利,请在一个月内通知我们,我们会及时删除。
客服QQ:xxxxxx 邮箱:xxxxxx@qq.com
渝ICP备2023013149号
Top