EDA技术与实践综合设计报告

dp:OUT STD_LOGIC;

sel:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

end component; component d7 PORT(

d0:IN STD_LOGIC_VECTOR(3 DOWNTO 0); --译码器

模块d7的元件声明

c:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));

end component;

component de --减震模块de的元件声明 port(clk,key:in std_logic; dly_out:out std_logic); end component;

signal A :std_logic; --全局信号定义（用于内部连线） signal B: std_logic; --全局信号定义（用于内部连线） signal k1_out,k2_out: std_logic;

signal day1,day2,mon1,mon2,year1,year2,year3,year4:std_logic_vector(3 downto 0); --全局信号定义（用于内部连线）

signal c_out:std_logic_vector(6 downto 0); --全局信号定义（用于内部连线）

signal d0_daout:std_logic_vector(3 downto 0); --全局信号定义（用于内部连线）

signal

temp,clk_cd,clk_cm,cout_td,cout_tm,cout_ty,clk_cy1,clk_cy2,clk_1,clk_2,clk_3:std_logic; --全局信号定义（用于内部连线）

signal sel1:std_logic_vector(3 downto 0); --全局信号定义（用于内部连线）

begin

u1:tian port map(

21

a=>A,

b=>B, --u1：日计数器元件例化 clk=>clk_cd, t1=>day1, t2=>day2,

cout=>cout_td);

u2:yue port map(

clk=>clk_cm, 元件例化

run=>temp, cout=>cout_tm, a=>A, b=>B, y1=>mon1,

y2=>mon2);

u3:nian port map(

clk=>clk_cy1, 数器元件例化

n1=>year1, n2=>year2, run=>temp,

cout=>cout_ty);

u4:nian2 port map(

clk=>clk_cy2, 数器元件例化

n3=>year3,

n4=>year4);

u5:tiao port map(

K1=>k1_out, --u2：月计数器

--u3：年低位计

--u4：年高位计

--u5：校对

22

模块元件例化

K2=>k2_out, CLK=>clk_1, ti=>cout_td, yi=>cout_tm, ni=>cout_ty, tl=>clk_cd, yo=>clk_cm, no=>clk_cy1, no1=>clk_cy2, L1=>L1, L2=>L2, L3=>L3,

L4=>L4);

u6:fenpin port map(

clk=>clk, 元件例化

clk_out1=>clk_1, clk_out2=>clk_2,

clk_out3=>clk_3);

u7:d7 port map(

d0=>d0_daout, 元件例化

c=>c_out);

u8:seltime port map(

CLK1=>clk_2, 元件例化

t1=>day1,

t2=>day2,

--u6：分频模块

--u7：译码器模块

--u8: 扫描模块

23

y1=>mon1, y2=>mon2, n1=>year1, n2=>year2, n3=>year3, n4=>year4, daout=>d0_daout, dp=>dp, sel=>sel,

s=>s);

u9:de port map(clk=>clk_3, 例化

key=>K1, dly_out=>k1_out);

u10:de port map(clk=>clk_3, 例化

key=>K2, dly_out=>k2_out); end one； 11·原理图

--u9：减震模块元件--u10：减震模块元件24