5才会亮；灯3和4被标记为Y的或门的输出所控制，因为有2个状态灯会亮，分别是10和11状态；为什么灯1和2被标记为Z门的输出所控制？
接下来，让我们看一下控制存储元件的内部输出。如果下一个状态是10或11，下一个时钟周期里存储元件1必须被设为1。只有当开关打开，当前的状态是01或10时，这才成立。因此使下一个时钟周期里存储元件1被设为1的输出信号，是标记为W的或门的输出。为什么存储元件2的下一个时钟周期被标记为U的或门输出所控制？ 存储元件
交通信号控制器需要的最后一部分逻辑是两个存储元件的逻辑电路，如图3.32a所示。有人可能问，为什么我们不能用3.4节中讨论的门控D锁存器？原因如下：在当前的时钟周期里，存储元件的输出是对组合逻辑电路的内部输入，组合逻辑电路的输出则是存储元件的输入，而直到下一个时钟周期，存储元件才能发生作用。如果我们使用门控D锁存器，输入会立即发生作用，改写了存储元件中的值，而不是等到下一个周期开始再改写。
为了阻止它的发生，实现存储元件的一个简单的逻辑电路就是主从触发器。主从触发器可以由2个门控D锁存器构成，如图3.32c所示。在时钟周期的前半段里，不可能改变存储在A锁中的值，这样，无论A锁中是什么值，都会传给B锁，它就是组合逻辑电路的内部输入。在时钟周期的后半段里，不可能改变存储在B锁中的值，所以，在时钟周期的前半段保存在B锁中的值仍是整个周期内组合逻辑电路的输入。然而，在时钟周期的后半段里，存储在A锁中的值将被改变。这样，主从触发器就允许当前的状态在整个周期内保持不变，在周期的后半段，被组合逻辑产生的下一个状态改变了A锁中的值，为下一周期开始改变B锁中的值做好准备。
3.7 LC-3的数据通路
在第五章，我们将看到一种被我们叫做LC-3的计算机，而且你将有机会自己写程序并在LC-3上运行。我们以图3.33结束本章，这是一张叫做LC-3和控制整个LC-3行为的有限状态机的数据通路的简图。这条数据通路包括了所有在计算机核心用于处理信息的逻辑结构。现在，图3.33毫无疑问有些吓人，你不必关注它，因为还没有准备好去分析它，将在第5章详细讲述。我们现在把它加进来就是为了表示你已经熟悉了构建计算机的基本结构。也就是说你不仅知道数据通路中的大多数元件如何工作，而且知道怎么用门电路构建这些元件。举例来说，PC、IR、MAR和MDR都是寄存器，每个都保存16位的信息。每根用交叉斜线标记16的线表示该线内共有16条线，每条用来传送1位的信息。N、P和Z是1位寄存器。它们可能被实现为主从触发器。还有5个多路选择器，一个提供一个16位值给PC寄存器，一个提供地址给MAR，一个选择两个源操作数之一提供给ALU的B输入，还有两个为一个16位的加法器选择输入。在第5章，我们将看到为什么这些元件必须这样组合才能去执行为LC-3编写的程序。现在，先享受这些组件看起来很熟悉这一事实。在第四章和第五章，我们将再次提高抽象的层次，把这些组件放在一起组成一个工作的计算机。
习题
3.3 两个输入的与门和两个输入的或门都是有两个输入的逻辑函数，试问：有多少种可能的
两个输入的逻辑函数？
3.5 给出图3.34所示的晶体管级电路的真值表。 3.7 如下图所示的电路有一个缺陷，请指出该缺陷。
3.8 如下图所示的晶体管级电路实现了如下逻辑方程，请在电路图中将各输入标出来。
Y=NOT (A AND (B OR C))
3.11 a．请分别画出三个输入的与门和三个输入的或门的晶体管级电路图。
b．对于如下输入，请分别在其与门和或门晶体管级电路图中标出其表现。 （1）A=1, B=0, C=0 （2）A=0, B=0, C=0 （3）A=1, B=1, C=1
3.12 请画出有三个输入的译码器的门极电路图，并注明各输出为1的条件。 3.14 对于一个有16个输入的多路选择器，有多少条输出线？有多少条选择线？
3.16 对于如下真值表，请使用3.3.4节（可编程逻辑阵列）给出的算法，生成其门级逻辑电
路。
3.18 使用与、或、非门实现下列函数，其中A和B是输入，F是输出。
a．只有A为0，B为1时，F为1； b．只有A为1，B为0时，F为1； c．1位加法器；
d．使用4个c的逻辑电路，可以创建一个4位的加法器吗？如果不能，还缺什么？ 3.20对于如下真值表，生成其门级逻辑电路；并根据此门级结构，生成其晶体管级电路。 3.21 8位被称为一个字节（byte），4位被称为一个单元组（nibble）。一个字节可寻址的存储
器使用14位的地址，那么，此存储器共存储了多少单元组？
3.22 只使用2选1的多路选择器，就可以实现4选1的多路选择器，给出其电路图，并写
出真值表。
3.23 根据图3.38所示的逻辑电路图，写出相应的真值表。
3.24 a．图3.39中的每个盒子都表示一个全加法器，请说明X的作用。即，当X=0和X=1
时，电路的输出分别是什么？
b．在该电路图的基础上，构建一个可以实现加法/减法运算的逻辑电路图。即，取决于
X的值，电路计算A+B或A-B的值。
3.25 一个逻辑结构的速度与从输入到达输出，需传递经过的逻辑门的最长路径有关。假设
与、或、非门都被计为一个门延迟，例如，两个输入的译码器的传递延迟等于2（参照图3.11），这是因为有些输出需经过两个门的传递。
a．两个输入的多路选择器的传递延迟是多少（参照图3.12）？ b．1位的全加法器的传递延迟是多少（参照图3.15）？ c．4位的全加法器的传递延迟是多少（参照图3.16）？ d．32位的全加法器的传递延迟是多少？ 3.26 现有一个3-8译码器和两个6个输入的或门，如下所示。如何通过适当的连接构建一个
全加法器？如果或门不需要某个输入，只需设该输入为0即可，如下图所示。 3.27 参照下图，回答问题：
a． 当选择线S为0时，此逻辑电路的输出是什么？即，对于A的每一个值，输出Z
是什么？
b． 如果选择线S从0转换到1，输出是什么？ c． 此逻辑电路是存储元件吗？
3.28 设计一个2位的无符号二进制乘法器，该乘法器的两个2位的输入分别是A[1:0]和
B[1:0]，二数的乘积为Y，即Y= A[1:0]×B[1:0]。 a．使用2位，对于A，能够表示的最大值是多少？ b．使用2位，对于B，能够表示的最大值是多少？ c．Y的最大的可能的值是多少？
d．需要多少位来表示Y的最大数值？
e．写出此乘法器的真值表。输入为A[1]、A[0]、B[1]、B[0]。 f．使用与、或和非门实现真值表中第3位输出，即Y[2]。 3.30 比较器电路有2个1位的输入A和B，有3个1位的输出G（greater，大于）、E（equal，
等于）和L（less，小于）。当A>B时，G为1，否则，G为0；当A=B时，E为1，否则，E为0；当A b． 使用与、或、非门实现此比较器电路； c． 以此电路作为基础，构建一个4位的判断是否相等的检查器。当A[3:0]=B[3:0]时， 输出EQUAL为1。 3.31某个计算机有8个字节的寻址能力，访问其存储器的一个单元需要3位，该存储器的大 小是多少（以字节为单位）？ 3.33 对于图3.21所示的22×3位大小的存储器，回答以下问题： a．如果从第4个存储单元中读取数值，A[1:0]和WE必须被设置为什么值？ b．如果将此存储器的单元数目从4增长到60，需要多少条地址线？存储器的寻址能力是否发生变化？ 3.34 对于如下图所示的存储器， a．地址空间是多少？ b．寻址能力是多少？ c．地址2的数据是什么？ 3.35 假如某存储器的地址为22位，且为3位可寻址，此存储器共存储多少位？ 3.41 假如汽水贩卖机只贩卖一种3.5元的汽水，且只能投入5角、1元两种硬币。由一个控 制器根据硬币投入情况，输出汽水和找零。请画出描述该控制器行为的有限状态机。 3.43 下图显示了一个有限状态机的实现电路，它包括1个输入X和一个输出Z。 a． 请填写如下真值表： b． 画出相应的状态图。
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