姓名 班级 学号
实验日期 2013.12.3 节次 9-10 教师签字 成绩
实验名称
1.实验目的
利用Xlinx BASYS 2开发板和Xlinx ISE DS软件设计完成一个可调加减的16进制计数器。
2.总体设计方案或技术路线
制定设计要求 → 写出逻辑描述 → 采用Verilog语言编写程序 → 对设计进行仿真验证 → 通过计算机向FPGA下载逻辑程序 → 利用实际输入输出信号对逻辑功能进行测试
3.实验电路图
因采用Verilog语言编程方式进行，未进行电路图的绘制
4. 仪器设备名称、型号
Xlinx BASYS 2开发板 计算机
5.理论分析或仿真分析结果
理论上可以实现预期功能
6.详细实验步骤及实验结果数据记录（包括各仪器、仪表量程及内阻的记录）
源程序如下： module ceshi;
// Outputs wire DS1; wire a; wire b; wire c; wire d; // Inputs reg clk; reg reset; reg mode;
wire e; wire f; wire g; wire h;
// Instantiate the Unit Under Test (UUT) couter_b uut ( );
parameter PERIOD = 20;
.clk(clk), .reset(reset), .mode(mode), .DS1(DS1), .a(a), .b(b), .c(c), .d(d), .e(e), .f(f), .g(g), .h(h)
always begin clk = 1'b0;
#(PERIOD/2) clk = 1'b1; #(PERIOD/2); end
// Wait 100 ns for global reset to finish #100;
// Add stimulus here initial begin
// Initialize Inputs clk = 0; reset = 0; mode = 0;
reset = 0;
end
#100; reset = 1; #1000; reset = 0;
endmodule
7.实验结论
通过FPGA成功实现了预期中可调加减模式的16进制计数器
8.实验中出现的问题及解决对策
BAYSYS开发板上的数码管为共阳极数码管，第一次编程中按共阴极数码管处理，结果数码管上出现乱码，经网上信息提醒后修正，将原来程序中相应代码段替换为其反码，成功解决了这一问题。
9.本次实验的收获和体会、对电路实验室的意见或建议
学习了FPGA的应用，对此类软件电子设计流程有了更多的体会和了解，更学习了Verilog语言的编程方法，学到了很多语法知识。
10．参考文献
《电工电子EDA实践教程》 孟涛 机械工业出版社 《数字电子技术基础》 杨春玲、王淑娟 高等教育出版社
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