西安交大数电数字钟实验报告

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. 交通大学

数字钟设计

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学院：**学院 班级：**22 学号：212******5

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数字电子技术实验报告 - -

一、 实验名称

基于Verilog HDL设计的多功能数字钟

二、 试验任务及要求

实验要求以Verilog HDL语言为手段，设计多功能数字钟。多功能数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等根本功能。整个钟表的工作应该是在1Hz信号的作用下进展，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的围为0~23时。

在实验中为了显示与编写方便，该设计采用一个位24位二进制码[23:0]t记录时间，每四位记录一个数，从高到低分别为时针十位、时针个位、分针十位、分针个位、秒针十位、秒针个位。

实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是1Hz时钟信号，但是扫描需要一个比拟高频率的信号，因此为了得到准确的1Hz信号，必须对输入的系统时钟50Mhz进展分频。

关于调整时间功能，该设计采用四个按钮调整对应位的数值，从而调整时间。

三、 实验条件

该实验以Verilog HDL语言为手段，以Xilinx ISE Design Suite 13.4_1软件实现源程序的综合与仿真，并用BASYS2开发板作为目标器件。

四、 设计过程

1. 列写多功能数字钟设计--层次构造图

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2.拟定数字钟的组成框图，在Xilinx ISE Design Suite 13.4_1软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路；

3.设计各单元电路并进展仿真；

4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进展逻辑综合； 5.下载到Basys2实验平台上，实际测试数字钟的逻辑功能。

五、 Verilog代码

module clock(input clk, input en, input key1, input key2, input key3, input key4, output sec,

output wire[7:0] seg, output wire[3:0] digit );

wire[3:0] num0,mum1,num2,num3;

disp u0(clk,num0,mum1,num2,num3,seg,digit);

clk_gen u1(clk,en,key1,key2,key3,key4,sec,num0,mum1,num2,num3);

endmodule

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