VLSI电路和系统设计
设计题2：CMOS数字集成电路设计用VHDL语言实现十六位全加器
姓名：托列吾别克·马杰尼 班级：电路与系统01班 学号：201221020141
2013/11/24
基于VHDL的16位全加器的设计
1.1设计题目的内容及要求
1.1.1目的：
CMOS数字集成电路设计流程及数字集成电路自动化设计，包括功能验证、VHDL/Verlog建模、同步电路设计、异步数据获取、能耗与散热、信号完整性、物理设计、设计验证等技术 1.1.2内容：
主要实验内容是用0.18μm数字CMOS工艺，VHDL或Verlog设计一个16位全加器，用Synthesis 仿真工具验证功能，电路合成，及性能检测。 1.1.3主要测试参数及指标范围:
16位的全加器主要的设计指标是高于1GHz的频率，功耗，物理面积大小等参数。
1.2全加器的组成和原理分析
全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电路的分析一样。组合逻辑电路的分析，就是找出给定电路输入和输出之间的逻辑关系，从而了解给定逻辑电路的逻辑功能。组合逻辑电路的分析方法通常采用代数法，一般按下列步骤进行：
（1）根据所需要的功能，列出真值表。 （2）根据真值表，写出相应的逻辑函数表达式。
（3）根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图 [1]。 （4）用VHDL编写程序在QUARTUSⅡ上进行模拟，并分析结果的正确性。
1.3 全加器简介
全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法的运算，其中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行的，而串行就是从低位到高位按顺序执行，为了提高运算，必须设法减小或消除由于进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位加法器，这是对全加器的一种创新[2]。
1.3.1半加器的基本原理
如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路称为半加器。
按照二进制加法运算规则可以列出如表2所示的半加器真值表，其中A、B是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到
S=A B+A B=A+B CO=AB
输 入 A 0 0 1 1 B 0 1 0 1 S 0 1 1 0 表1 半加器的真值表
输 出 CO 0 0 0 1 因此，半加器是由一个异或门和一个与门组成的，如图1所示。
aINPUTVCCAND2OUTPUTcoinstXORbINPUTVCCOUTPUTsoinst1
图 1 半加器原理图
1.3.2 一位全加器的原理
全加器执行加数，被减数和低位来的进位信号相加，并根据求和结果给出该进位信号。
(1)根据全加器所需要的功能，我们可以设计出一位全加器的组合逻辑框图。如图2所示。
≥=
& & =
图2 一位全加器的逻辑图
(2)根据逻辑图我们可以写出各个器件的逻辑功能。
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