实验触发器逻辑功能测试

实验2 触发器逻辑功能测试

一、实验目的

1、掌握基本RS触发器、D触发器、J K触发器的逻辑功能和状态变化特点。 2、掌握基本RS触发器、D触发器、J K触发器逻辑功能测试方法。 3、熟悉不同逻辑功能触发器相互转换的方法。

二、实验仪器及器件

1、实验仪器

（1） TPE-D6Ⅲ型数字电路学习机 （2） VP5220A型双踪示波器 （3） 数字万用表 2、器件

（1） 74LS00 四2输入与非门 1片 （2） 74LS74 双D触发器 1片 （3） 74LS112 双JK触发器 1 片

三、实验器件的逻辑功能

表2-0 给出了本实验所用的基本RS触发器、维持阻塞D触发器、负边沿JK触发器的逻辑功能、触发方式及动作特点等相关知识。文档来源网络及个人整理,勿用作商业用途

表2-0 基本RS触发器、维持阻塞D触发器、负边沿JK触发器的逻辑功能、触发方式及动作特点

结 构 或 逻 辑 符 号 基本RS触发器 维持阻塞D触发器 负边沿JK触发器 QQSDDCPRD S1D＞C1Q&&RQSDJ CP K RD S1J＞C11KRQQSDRDSD—异步置1信号 RD—异步置0信号 CP—时钟脉冲信号 D—输入信号 SD—异步置1信号 RD—异步置0信号 CP—时钟脉冲信号 J、K—输入信号 SD—置1输入 0有效 RD—置0输入 Q、Q—状态输出 n?1n??Q?SD?RDQ ???RD?SD?1(约束条件)Q、Q—状态输出 Q、Q—状态输出 特 性 方 程 特 Qn?1?D D Q n Q n+1 QCP n?1?JQ?KQn J K Q n Q n+1 n SD RD Q n Q n+1 CP 1 / 8

性 表 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 不定 不定 1 1 0 0 0 1 0 0 0 1 1 0 1 1 0 0 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 0 0 1 0 触 发 方 式 动 作 特 点 在时钟脉冲CP的上输入信号直接控制输出状态。 升沿接受输入信号并改变状态，在时钟脉冲CP的其他期间状态不变。 时钟触发器有3类决定状态输出的外部信号： ① 异步置位信号Sd、异步复位信号Rd 说 明 0有效，异步控制。当Sd=0、Rd=1时，使触发器的次态Q n+1=1；当Rd=0、在时钟脉冲CP的下降沿接受输入信号并改变状态，在时钟脉冲CP的其他期间状态不变。 电位触发。 上升沿（正边沿）触发。 下降沿（负边沿）触发。 Sd=1时，使触发器的次态Q n+1= 0。 ② 时钟脉冲信号CP 在Sd=Rd=1无效时，CP决定触发器何时接收输入信号、何时改变状态。 ③ 输入信号 D，J、K 在CP的控制下，决定触发器的状态如何变化。

四、实验原理

触发器是能存储、记忆二进制信息的器件，是时序逻辑电路的基本单元。

触发器具有“0”状态和“1”状态2个稳定状态，在输入信号作用下可以置于“0”状态或“1”状态。

触发器进行状态转换时，由触发方式决定何时接收输入信号、何时改变输出状态，由逻辑功能决定输出状态改变的方向。文档来源网络及个人整理,勿用作商业用途 基本RS触发器逻辑功能的测试原理：触发器的输入端SD、RD由逻辑电平开关控制输入0或1，按特性表改变各输入信号状态，用LED发光二极管显示输出状态，从而验证状态转换关系是否符合要求即是否与特性表相符及状态转换时的动作特点。文档来源网络及个人整理,勿用作商业用途 时钟触发器置位、复位功能的测试原理：触发器的异步置位端SD、异步复位端RD由 逻辑电平开关控制分别输入0，输入1、CP时钟脉冲端为任意值，用LED发光二极管显示输出状态，从而验证异步置位、异步复位功能是否符合要求。文档来源网络及个人整理,勿用作商业用途 2 / 8

时钟触发器逻辑功能的测试原理：触发器的异步置位端SD、异步复位端RD置现态为 0或1后处于为1的无效状态，使触发器处于受CP时钟脉冲控制下工作。触发器的输入端由逻辑电平开关控制输入状态，以单脉冲作为CP时钟脉冲信号，按特性表改变各输入信号状态，逐个输入CP时钟脉冲信号，用LED发光二极管显示输出状态，从而验证状态转换关系是否符合要求即是否与特性表相符及状态转换时的动作特点。文档来源网络及个人整理,勿用作商业用途 或以连续脉冲作为时钟脉冲信号源，连续输入时钟信号，用示波器观测时钟信号、输出状态的波形，判断状态转换关系是否符合要求及触发方式。 文档来源网络及个人整理,勿用作商业用途

五、实验内容

1、TTL与非门构成的基本RS触发器逻辑功能分析、测试

(1) 分析基本RS触发器的逻辑功能

分析图2-1所示由与非门构成的基本RS触发器，填写表2-1中的功能分析部分。 (2) 选用2输入与非门74LS00一片，在数字电路学习机上合适的位置选取一个14P插座，按定位标记插好集成块。文档来源网络及个人整理,勿用作商业用途 (3) 对照附录1中74LS00的引脚图，选用74LS00中的二个与非门按图2-1接线构成基本RS触发器，2个输入端Sd、Rd分别接逻辑电平开关、2个输出端Q、Q分别接LED电平显示。文档来源网络及个人整理,勿用作商业用途 (4) 按表2-1要求改变输入逻辑电平开关的组合状态，由LED显示输出逻辑状态，将测试结果填入表2-1。文档来源网络及个人整理,勿用作商业用途 Q32 74LS004Q6SDDCP54231S1D＞C15Q&12&46RDR 1 74LS742QSDRD

图2-1 基本RS触发器逻辑功能测试电路 图2-2 维持阻塞D触发器逻辑功能测试电路文档来源网络及个人整理,勿用作商业用途

表2-1 与非门构成的基本RS触发器逻辑功能分析、测试表

功 能 分 析 输 入 输 出 实 验 测 试 输 入 输 出 逻 辑 功 能 SD 1 1→0 0→1 RD 1→0 0→1 Q Q SD 1 1→0 0→1 RD 1→0 0→1 1 Q Q 1 3 / 8

0 0 0 0 实 验 结 论 2、维持阻塞D触发器逻辑功能分析、测试

(1) 分析图2-2所示的维持阻塞D触发器的逻辑功能，填写表2-2中的功能分析部分。 (2) 选用双D触发器74LS74一片，在数字电路学习机上合适的位置选取一个14P插座，按定位标记插好集成块。文档来源网络及个人整理,勿用作商业用途 (3) 对照附录1中74LS74的引脚图，选用74LS74中的一个D触发器按图2-2接线，2个异步复位端RD和异步置位端SD分别接逻辑电平开关，1个输入端D接逻辑电平开关，1个CP时钟脉冲输入端接单脉冲信号，1个Q状态输出端接LED电平显示。文档来源网络及个人整理,勿用作商业用途 (4) 按表2-2要求改变输入逻辑电平开关的组合状态及输入单脉冲信号，由LED显示输出逻辑状态，将测试结果填入表2-2。文档来源网络及个人整理,勿用作商业用途 其中同步控制时的输入顺序应为：

① SD为1、RD为1→0→1，置现态Qn= 0后 SD、RD均为1无效，或SD为 1→0→1、RD为1，置现态Qn=1后 SD、RD均为1无效。文档来源网络及个人整理,勿用作商业用途 ② 输入信号D为0或1。

③ 输入单脉冲时钟CP，观察在CP为0、↑、1、↓时触发器Q端状态的变化。

6-2 维持阻塞D触发器逻辑功能分析、测试表

输 入 异步 控制 同 步 控 制 1→0→1 实验 结论

次 态 现 态 分 析 测 试 Q n+1 CP × × 0 1→0→1 1 1 1→0→1 1 1 1 SD RD D × × Q n × × 0 1 Q n+1 0 1 1 1 0 1→0→1 0 3、维持阻塞D触发器构成T′触发器的分析测试

写出图2-3 由D触发器构成的T′触发器的次态逻辑表达式，填入表2-3。

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用双D触发器74LS74一片 ，在数字电路学习机上合适的位置选取一个14P插座，按定位标记插好集成块，选用其中的一个D触发器按图2-3连接构成T′触发器。文档来源网络及个人整理,勿用作商业用途 时钟CP输入端接脉冲信号源输入连续脉冲信号及示波器，输出端Q接示波器，观测输出、输入波形，画在表2-3中，并说明触发边沿及输出、输入波形之间的频率关系。文档来源网络及个人整理,勿用作商业用途

+5VSDD21D34 Q5 1 74LS742SCP1kHz＞C1QRRD1+5V6S1JJ1＞C1CP2K1K15RRD

SD435Q6Q 1 74LS1122

图2-3 D触发器构成T′触发器的测试电路 图2-4 负边沿JK触发器逻辑功能测试电路

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表2-3 维持阻塞D触发器构成T′触发器的分析、测试表

次态逻辑表达式 实 验 测 试 波 形 CP Q 实 验 结 论 4、负边沿JK触发器逻辑功能分析、测试

(1) 分析图2-4所示的负边沿JK触发器的逻辑功能，填写表2-4中的功能分析部分。 (2) 选用双JK触发器74LS112一片，在数字电路学习机上合适的位置选取一个16P插座，按定位标记插好集成块。文档来源网络及个人整理,勿用作商业用途 (3) 对照附录1中74LS112的引脚图，选用74LS112中的一个JK触发器按图2-4接线，2个异步复位端RD和异步置位端SD分别接逻辑电平开关，2个输入端J、K分别接逻辑电平开关，1个CP时钟脉冲输入端接单脉冲信号，1个Q状态输出端接LED电平显示。文档来源网络及个人整理,勿用作商业用途 (4) 按表2-4要求改变输入逻辑电平开关的组合状态及输入单脉冲信号，由LED显示输出逻辑状态，将测试结果填入表2-4。文档来源网络及个人整理,勿用作商业用途 其中同步控制时的输入顺序应为：

n ① SD为1、RD为1→0→1，置现态Q= 0后 SD、RD均为1无效，或SD为 1→0

→1、RD为1，置现态Q=1后 SD、RD均为1无效。文档来源网络及个人整理,勿用作商业用途 5 / 8

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