（2） 用卡诺图化简得激励方程
（3） 画出电路图
（4） 检查自启动能力。
当计数器进入无效状态 110 时，在 CP 脉冲作用下，电路的状态将按
110→111－→000 变化，计数器能够自启动。
试用 74HCT161 设计一个计数器，其计数状态为自然二进制数 1001～1111。
解：由设计要求可知，74HCT161 在计数过程中要跳过 0000～1000 九个状态而保留 1001～
1111 七个状态。因此，可用“反馈量数法”实现：令 74HCT161 的数据输人端 D3D2D1D0 ＝1001，并将进位信号 TC 经反相器反相后加至并行置数使能端上。所设计的电路如图题解
6。5．15 所示。161 为异步清零，同步置数。
试分析电路，说明电路是几进制计数器解：两片 74HCT161 级联后，最多可能有 162＝256 个不同的状态。而用“反馈置数法”构成的图题 6．5。18 所示电路中，数据输人端所加的数据 01010010，它所对应的十进制数是 82，说明该电路在置数以后从 01010010 态开始计数，跳过了 82
个状态。因此，该计数器的模 M=255－82＝174，即一百七十四进制计数器。
试用 74HCT161 构成同步二十四一制计数器，要求采用两种不同得方法。
解：因为 M=24，有 16＜M＜256，所以要用两片 74HCT161。将两芯片的 CP 端直接与计数脉冲相连，构成同步电路，并将低位芯片的进位信号连到高位芯片的计数使能端。用“反馈清零法”或“反馈置数法”跳过 256－24＝232 个多余状态。
反馈清零法：利用 74HCT161 的“异步清零”功能，在第 24 个计数脉冲作用后，电路的输出状态为 00011000 时，将低位芯片的 Q3 及高位芯片的 Q0 信号经与非门产生清零信号，输出到两芯片的异步清零端，使计数器从 00000000 状态开始重新计数。其电路如图题解 6．5．19
（a）所示。
反馈置数法：利用 74HCT161 的“同步预置”功能，在两片 74HCT161 的数据输入端上从高位到低位分别加上 （对应的十进制数是 232），并将高位芯片的进位信号经反相器接至并行置数使能端。这样，在第 23 个计数脉冲作用后，电路输出状态为 ，使进位信号 TC＝1，将并行置数使能端置零。在第 24 个计数脉冲作用后，将 状态置人计数器，并从此状态开始重新计数。其电路如图题解 6。5．19（b）所示。
第七章 习题答案
7.1.1 指出下列存储系统各具有多少个存储单元，至少需要几根地址线和数据线。
（1）64K×1 （2）256K×4 （3）lM×1 （4）128K×8
解：求解本题时，只要弄清以下几个关系就能很容易得到结果：存储单元数=字数×位数
地址线根数（地址码的位数）n与字数N的关系为：N=2n 数据线根数＝位数
（1） 存储单元〓64K×1〓64K（注：lK＝1024）；因为，64K〓2’。，即亢
〓16，所以地址线为 16 根；数据线根数等于位数，此处为 1 根。
同理得：
（2） 1M 个存储单元，18 根地址线，4 根数据线。
（3） 1M 个存储单元，18 根地址线，1 根数据线。 ！ ＿
（4） lM 个存储单元，17 根地址线，8 根数据线。
7.1.2 设存储器的起始地址为全 0，试指出下列存储系统的最高地址为多少？
（1）2K×1 （2）16K×4 （3）256K×32
解：因为存储系统的最高地址＝字数十起始地址一 1，所以它们的十六进制地址是：
（1） 7FFH （2） 3FFFH （3） 3FFFFH ＇
7，2．4 一个有 1M×1 位的 DRAM，采用地址分时送人的方法，芯片应具有几条地址线？解：由于 1M=210×210，即行和列共需 20 根地址线。所以，采用地址分时送人的方法，芯片应具有 10 根地址线。
7．2．5 试用一个具有片选使能 CE、输出使能 OE、读写控制 WE、容量为 8 K×8 位的 sRAM 芯片，设计一个 16K×16 位的存储器系统，试画出其逻辑图。
解：采用 8K×8 位的 sRAM 构成 16K×16 位的存储器系统，必须同时进行字扩展和位扩展。用 2 片 8K×8 位的芯片，通过位扩展构成 8K×16 位系统，此时需要增加 8 根数据线。要将 8K×16 位扩展成 16K×16 位的存储器系统，还必须进行字扩展。因此还需 2 片 8K×8 位的芯片通过同样的位扩展，构成 8K×16 位的存储系统，再与另一个 8K×16 位存储系统进行字扩展，从而实现 16K×16 位的存储器系统，此时还需增加 1 根地址线。系统共需要 4 片
8K×8 位的 SRAM 芯片。
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