第一范文网 - 专业文章范例文档资料分享平台

半定制设计——74LS169计数器功能模块

来源:用户分享 时间:2025/7/10 16:39:50 本文由loading 分享 下载这篇文档手机版
说明:文章内容仅供预览,部分内容可能不全,需要完整文档或者需要复制内容,请下载word后使用。下载word有问题请添加微信号:xxxxxxx或QQ:xxxxxx 处理(尽可能给您提供完整文档),感谢您的支持与谅解。

数字集成电路课程设计

实践教学要求与任务: 74ls169计数器:

(1)74LS169计数器功能模块; (2)工作时钟10kHz即可;

(3)使用SMIC工艺库smic18mm_1P6M完成设计;

(4)完成全部流程:设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、物理验证等。 工作计划与进度安排:

第1-2天:讲解题目,准备参考资料,检查、调试实验软硬件,进入设计环境,开始设计方案和验证方案的准备;

第3-5天:完成设计,经指导老师验收后进入模块电路设计(验收设计文档); 第6-9天:完成模块电路代码输入,并完成代码的仿真(验收代码与仿真结果);

第 9-10天:约束设计,综合(验收约束与综合结果); 第11-12天:布局布线,完成版图(验收版图结果);

第13-14天:物理验证、后仿真,修改设计(验收物理验证结果和时序仿真结果);

第15天:整理设计资料,验收合格后进行答辩。

I

摘 要

计数器74ls169 为可预置的 4 位二进制同步加/减计数器。当置入控制端(LOAD)为低电平时,在CLOCK上升沿作用下,输出端dout(QA-QD)与数据输入端din(A-D)相一致。169 的计数是同步的,靠CLOCK同时加在 4 个触发器上而实现。当ENP和ENT均为低电平时,在CLOCK上升沿作用下QA-QD同时变化,从而消除了异步计数器中出现的计数尖峰。当计数方式控制(U/D)为高电平时进行加计数,当计数方式控制(U/D)为低电平时进行减计数。169 有超前进位功能。当计数溢出时,进位端(RC OUT)输出一个低电平。

本文介绍了在Design Compiler下进行逻辑综合和脚本相关约束,然后根据DC综合后的网表,使用Encounter进行自动布局布线,再使用ModelSim进行功能后仿真、分析后仿真波形得出结果。完成了功能和时序仿真,从而保证了设计的功能与时序的正确性。

关键词 计数器;Verilog HDL;tcl;仿真; Design Compiler;逻辑综合;Encounter;物理验证;后仿真;

II

目 录

引 言............................................................... 1 1 功能描述及电路设计................................................ 2

1.1 电路性能 .................................................... 2 1.2 电路接口 ................................................... 2 1.3 电路结构 ................................................... 3 2功能仿真 ......................................... 错误!未定义书签。

2.1 仿真的功能列表 ............................................. 4 2.2 顶层仿真平台与激励 ......................................... 4 2.3 电路功能仿真结果 ........................................... 5 3约束及逻辑综合 .................................................... 7

3.1 约束策略 .................................. 错误!未定义书签。 3.2 脚本 ....................................................... 7 3.3 综合文件 ................................................... 9 3.4 综合环境 .................................................. 10 3.5 综合过程 .................................................. 10 4 布局布线........................................ 错误!未定义书签。

4.1 文件准备 .................................................. 13 4.2 布局布线过程 .............................. 错误!未定义书签。 4.3 物理验证 .................................. 错误!未定义书签。 5 后仿真.......................................... 错误!未定义书签。 6 总结............................................ 错误!未定义书签。 参考文献........................................................... 20 附录一............................................................. 21 附录二............................................................. 23 附录三............................................................. 26 附录四............................................................. 27

引 言

集成电路是电子工业的基础。以集成电路为基础的电子信息产业的发展,对国民经济发展、产业技术创新能力的提高及现代国防建设都具有极其重要的作用。而集成电路设计业则是集成电路产业链的核心。随着集成电路技术的发展,集成电路设计的手段也经历了从手工设计到计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)。在20世纪90年代开始逐步发展到电子设计自动化(Electronics Design Automation,EDA)阶段。CAD/EDA工具已经成为当今集成电路设计和制造流程中的必不可少的部分[1]。

Synopsys是为全球集成电路设计提供电子设计自动化(EDA)软件工具的主导企业。为全球电子市场提供技术先进的IC设计与验证平台,致力于复杂的芯片上系统(SoCs)的开发。同时,Synopsys公司还提供知识产权和设计服务,为客户简化设计过程,提高产品上市速度。

Cadence公司的电子设计自动化(Electronic Design Automation)产品涵盖了电子设计的整个流程,包括系统级设计,功能验证,IC综合及布局布线,模拟、混合信号及射频IC设计,全定制集成电路设计,IC物理验证,PCB设计和硬件仿真建模等。Cadence公司工具SoC encounter是一完整的设计平台,可以完成从RTL输入到GDS输出的所有半定制IC设计流程。我们在设计中主要采用其版图规划(Floorplan)、布局(placement)、布线(route)、时钟树综合(CTS)、信号完整性分析(SI),以及RC提取等功能,也就是完成后端设计。

本设计采用Verilog HDL语言描述,设计一个计数器,Design Compiler进行约束及综合。Design Compiler的操作有Tcl命令来实现,使用Encounter进行布局布线,还要用Modelsim进行功能仿真和后仿真,实验环境为Linux操作系统。完成一次RISC程序存储器的全流程设计。

1

半定制设计——74LS169计数器功能模块.doc 将本文的Word文档下载到电脑,方便复制、编辑、收藏和打印
本文链接:https://www.diyifanwen.net/c4rlkd9jcgr4c2da0064k_1.html(转载请注明文章来源)
热门推荐
Copyright © 2012-2023 第一范文网 版权所有 免责声明 | 联系我们
声明 :本网站尊重并保护知识产权,根据《信息网络传播权保护条例》,如果我们转载的作品侵犯了您的权利,请在一个月内通知我们,我们会及时删除。
客服QQ:xxxxxx 邮箱:xxxxxx@qq.com
渝ICP备2023013149号
Top