设计思路：正常的计数状态是0->1->2->3->4->5->0->1……； 当计数到5时，进位信号变为‘1’；否则状态自增，进位信号保持
在‘0’
主要代码：（完整代码请见源程序）
SIGNAL qs :STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL ca :STD_LOGIC;
BEGIN
PROCESS(clk)
begin
IF(reset='1')THEN qs<=\ELSIF(clk'EVENT AND clk='1')THEN IF(en='0') THEN
IF(qs=\计数到5 qs<= \ca<='1'; ELSE
qs<=qs+1; ca<='0'; END IF;
END IF; END IF;
END PROCESS;
PROCESS(ca,en) BEGIN q<=qs; carry<=ca; END PROCESS;
④10进制计数器模块cnt10：
输入端口：reset,en,clk:IN STD_LOGIC; 输出端口：carry :OUT STD_LOGIC;
q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
生成符号：
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设计思路：正常的计数状态是；
0->1->2->3->4->5->6->7->8->9->0->1……
当计数到9时，进位信号变为‘1’；否则状态自增，进位信号保持
在‘0’
主要代码：（完整代码请见源程序）
SIGNAL qs :STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL ca :STD_LOGIC;
BEGIN
PROCESS(clk)
begin
IF(reset='1')THEN qs<=\ELSIF(clk'EVENT AND clk='1')THEN IF(en='0') THEN
IF(qs=\计数到9 qs<= \ca<='1'; ELSE
qs<=qs+1; ca<='0'; END IF;
END IF; END IF;
END PROCESS;
PROCESS(ca) BEGIN q<=qs; carry<=ca; END PROCESS;
⑤24进制计数器模块cnt24：
输入端口en,Reset,clk: in STD_LOGIC; 输出端口carry: out STD_LOGIC;
qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); qb: out STD_LOGIC_VECTOR(3 DOWNTO 0);
生成符号：
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设计思路：正常的计数状态是；
低位qa状态变化：
0->1->2->3->4->5->6->7->8->9->0->1……
高位qb状态变化：
0->1->2->0->1……
当低位qa计数到9时，qb自增，进位信号保持在‘0’ 当低位qa为3且高位qb为2时，进位信号变为‘1’， 同时qa变为0、qb变为0 主要代码：（完整代码请见源程序） SIGNAL ca :STD_LOGIC;
BEGIN
process(clk,Reset,en)
variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0); variable tmb: STD_LOGIC_VECTOR(3 DOWNTO 0); begin
If Reset = '1' then tma:=\
if clk'event and clk='1' then
IF(en='0') THEN
--当BTN0键没有第一次按下时，正常计数
if tma=\elsif tmb=\--计数到23
tma:=\ ca<='1'; else tma:=tma+1; end if; end if; end if; end if;
qa<=tma;qb<=tmb; carry<=ca; end process;
⑥译码模块yima：
输入端口：carry: in STD_LOGIC;
data: in std_logic_vector(3 downto 0);
第 7 页 共 37 页
输出端口：dataout:out std_logic_vector(7 downto 0)); 生成符号：
设计思路:根据输入信号的不同，使用case语句进行不同的译码操作即可。具体
来说：
'0'（四位二进制）译为\（八位二进制）
'1'（四位二进制）译为\（八位二进制） '2'（四位二进制）译为\（八位二进制） '3'（四位二进制）译为\（八位二进制）
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