EDA考试试卷2006上学期A卷 - 图文

6． 不完整的IF语句，其综合结果可实现___a_____。 杭州电子科技大学学生考试卷 （ A ）卷 考试课程 课程号 考生姓名 EDA技术与VHDL 教师号 学号（8位） 考试日期 2006年 6月13日 任课教师姓名 年级 专业 成 绩 A. 时序电路 B. 双向控制电路 C. 条件相或的逻辑电路 D. 三态控制电路 7． 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。d A. idata <= \ B. idata <= b\ C. idata <= X\ D. idata <= 16\ 8． 在VHDL语言中，下列对时钟边沿检测描述中，错误的是__d_____。 A. if clk'event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then 9． 请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于___a____ A. FPGA B. CPLD C. CPU D.GAL 一、选择题：（20分） 1． 下列是EDA技术应用时涉及的步骤： A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合 请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程： A → _________ → _________ → _________ → _________ → E 2． PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构： 请指出下列两种可编程逻辑基于的可编程结构： FPGA 基于 ___________ CPLD 基于 ____________ 3． 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。 对于A. FPGA B. CPLD 两类器件： 一位热码 状态机编码方式 适合于 _________ 器件； 顺序编码 状态机编码方式 适合于 _________ 器件； 4． 下列优化方法中那两种是速度优化方法：______________、______ A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化 三、EDA名词解释，（10分） 写出下列缩写的中文（或者英文）含义： 1. ASIC 专用集成电路 2. FPGA 现场可编程逻辑器件 3. LUT 查找表 4. EDA 电子设计自动化 5. IP 知识产权 6. SOPC 片上可编程 简要解释JTAG，指出JTAG的用途 单项选择题： 5． 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。 A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关； 第1页 共5页 三、VHDL程序填空：（10分） 下面程序是8位通用寄存器的VHDL描述，试补充完整。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee. std_logic_unsigned.ALL; ENTITY unicntr IS PORT(clock, serinl, serinr : IN Std_logic; --serial inputs mode : IN Std_logic_vector(2 DOWNTO 0); --mode control datain : IN ; --parallel inputs dataout : Std_logic_vector(7 DOWNTO 0)); --parallel outputs END unicntr; ARCHITECTURE bhv OF IS SIGNAL int_reg : Std_logic_vector(7 DOWNTO 0); BEGIN PROCESS( ,datain,serinl,serinr) BEGIN IF rising_edge(clock) THEN CASE mode IS WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN => NULL; END CASE; ; END PROCESS; ; --connect internal register to dataout port END bhv; 09 ARCHITECTURE one OF LED7CNT IS 10 SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0); 11 BEGIN 12 CNT:PROCESS(CLR,CLK) 13 BEGIN 14 IF CLR = '1' THEN 15 TMP <= 0; 16 ELSE IF CLK'EVENT AND CLK = '1' THEN 17 TMP <= TMP + 1; 18 END IF; 19 END PROCESS; 20 21 OUTLED:PROCESS(TMP) 22 BEGIN 23 CASE TMP IS 24 WHEN \25 WHEN \26 WHEN \27 WHEN \28 WHEN \29 WHEN \30 WHEN \31 WHEN \32 WHEN \33 WHEN \34 WHEN OTHERS => LED7S <= (OTHERS => '0'); 35 END CASE ; 36 END PROCESS ; 37 END one; 1. 在程序中存在两处错误，试指出，并说明理由： 提示：在MAX+PlusII 10.2上编译时报出的第一条错误为： Error:Line 15: File ***/led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector” Error +: Type is Error +: Integer literal: any integer type 2. 修改相应行的程序： 错误1 行号： 程序改为： 错误2 行号： 程序改为： 四、VHDL程序改错：（10分） 仔细阅读下列程序，回答问题 01 LIBRARY IEEE ; 02 USE IEEE.STD_LOGIC_1164.ALL ; 03 USE IEEE.STD_LOGIC_UNSIGNED.ALL; 04 ENTITY LED7CNT IS 05 PORT ( CLR : IN STD_LOGIC; 06 CLK : IN STD_LOGIC; 07 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; 08 END LED7CNT; 第2页 共5页 五、阅读下列VHDL程序，画出相应信号的波形并分析clk_out的功能：（10分） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY three IS PORT ( clk_in : IN STD_LOGIC; clk_out : OUT STD_LOGIC ); END; ARCHITECTURE bhv OF three IS SIGNAL temp1,temp2 : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN P1: PROCESS(clk_in) BEGIN IF rising_edge(clk_in) THEN CASE temp1 IS WHEN \ WHEN \ WHEN \ WHEN OTHERS => temp1 <= \ END CASE; END IF; END PROCESS P1; P2: PROCESS(clk_in) BEGIN IF falling_edge(clk_in) THEN CASE temp2 IS WHEN \ WHEN \ WHEN \ WHEN OTHERS => temp2 <= \ END CASE; END IF; END PROCESS P2; clk_out <= temp1(1) or temp2(1); END bhv; 六、写VHDL程序：（20分） 1．设计一个参数可定制带计数使能异步复位的递增计数器： 参数 n 位宽为n位 输入端口： data 并行置数端，位宽为n位 load 装载信号 en 计数使能信号 clk 时钟信号 rst 异步复位信号 输出端口： qout -- Asynchronous Reset 2. 看下面原理图，写出相应VHDL描述 计数器输出端，位宽为n位 -- N-bit Up Counter with Load, Count Enable, and 第3页 共5页 七、综合题（20分） 用VHDL设计两层升降平台控制器 图a是一个两层的升降平台示意图，一层和二层各有一个按钮用来呼叫升降机。 其中，call的高位和低位分别对应第二层和第一层的呼叫信号；arr的高位和低位分别对应第二层和第一层的到达停靠信号；up和down信号用来控制升降平台上下移动，当升降平台停靠在第一层，up和down同时为?0?，当平台停靠在第二层，up和down同时为?1?。 升降平台的状态迁移图如图c所示，共六个状态分别表示一楼关门、开门、向上、二楼开门、关门、向下，默认状态CL1表示一楼关门。 arr(2)/=?1'st4call(1)=?1?CABDcall(2)=?1'st1call(1)=?1?CL1FGst2call(2)/=?1'call(2)/=?1'and call(1)=?1'st3arr(1)=?1'st5 图a 两层升降平台示意图 E 对应图a的升降平台控制器，拟用VHDL语言设计一个电路模拟其控制逻辑，图b为该VHDL电路的设计模块图。 doorupdown2clkelev2rst2call2arr2图c 升降平台状态迁移图 为实现该状态机，现将升降平台的六个状态声明为六个位宽为3的常量，各个状态的输出可直接根据状态量的值得到。其中，door门控信号对应状态量的最高位，up信号对应状态量的中间位，down信号对应状态量的最低位。 constant CL1 : std_logic_vector(2 downto 0) := \一楼关门 constant OP1 : std_logic_vector(2 downto 0) := \一楼开门 constant UP1 : std_logic_vector(2 downto 0) := \一楼上升 constant DN2 : std_logic_vector(2 downto 0) := \二楼下降 constant CL2 : std_logic_vector(2 downto 0) := \二楼关门 constant OP2 : std_logic_vector(2 downto 0) := \二楼开门 问题1，请完成该状态图，给图c中的5个状态st1～st5填入对应的状态量，同时完成图中的状态跳转条件： ST1 →________； ST2 →________； ST3 →________； ST4 →________； ST5 →_____；___ A = ___________________________________________________________ B = ___________________________________________________________ C = ___________________________________________________________ D = ___________________________________________________________ E = ___________________________________________________________ F = ___________________________________________________________ G = ___________________________________________________________ 图b 两层升降平台控制器设计模块图 图b中Elev2模块的实体说明如下： library ieee; use ieee.std_logic_1164.all; entity elev2 is port ( clk, rst : in std_logic; -- 时钟、复位信号 call : in std_logic_vector(2 downto 1); -- 呼叫信号 arr : in std_logic_vector(2 downto 1); -- 到达信号 door : out std_logic; -- 门控信号，低电平开门 up : out std_logic; -- 上升信号 down : out std_logic); -- 下降信号 end elev2; 第4页 共5页 问题2，简要阐述Moor型状态机和Mealy型状态机的区别，你认为本题中的升降平台状态机是什么类型？ 问题3，请完成升降平台控制器elev2的VHDL设计（实体部分已给出，可不写） 问题4，升降平台的开门和关门操作需要一定的时间，为配合控制器的动作，可以添加一个计数器模块进行延时；同时elev2模块需要添加一个输入端口检测延时是否完成。两位十进制计数器的实体说明如下所示，请完成顶层设计ELEV的VHDL描述： ENTITY CNT10 IS PORT ( CLK, RST COUT END CNT10; -- 计数器内部计数0～99，计满后输出溢出信号高电平，每次使用时需要清零 : IN STD_LOGIC; : OUT STD_LOGIC); 第5页 共5页