毕业论文(设计) 基于DDS的正弦波信号发生器设计
RS=“L”,表示DB7——DB0 为显示指令数据
5 R/W(SID) H/L R/W=“H”,E=“H”,数据被读到DB7——DB0
R/W=“L”,E=“H→L”, DB7——DB0 的\\数据被写到IR 或DR
6 E(SCLK) H/L 使能信号 7 DB0 H/L 三态数据线 8 DB1 H/L 三态数据线 9 DB2 H/L 三态数据线 10 DB3 H/L 三态数据线 11 DB4 H/L 三态数据线 12 DB5 H/L 三态数据线 13 DB6 H/L 三态数据线 14 DB7 H/L 三态数据线
15 PSB H/L H：8 位或4位并口方式，L：串口方式 16 NC - 空脚
17 RESET H/L 复位端，低电平有效（见注释2） 18 VOUT - LCD驱动电压输出端
19 A VDD 背光源正端（+5V）（见注释3） 20 K VSS 背光源负端（见注释3）
注释1：如在实际应用中仅使用串口通讯模式，可将PSB接固定低电平，也可 以将模块上的J8和“GND”用焊锡短接。
注释2：模块内部接有上电复位电路，因此在不需要经常复位的场合可将该端 悬空。
注释3：如背光和模块共用一个电源，可以将模块上的JA、JK 用焊锡短接。
3.7.3 控制器接口信号说明
RS，R/W 的配合选择决定控制界面的4 种模式：
RS L L H R/W L H L 功能说明 MPU写指令到指令暂存器（IR） 读出忙标志（BF）及地址计数器（AC）的状态 MPU写入数据到数据暂存器（DR） - 24 -
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H H MPU从数据暂存器（DR）中读出数据 表3-5 E信号
E状态 高?低 高 低/低?高 执行动作 I/O缓冲?DR DR?I/O缓冲 无动作 表3-6
结果 配合/W进行写数据或指令 配合R进行读数据或指令
忙标志:BF BF标志提供内部工作情况.BF=1 表示模块在进行内部操作,此时模块不接受外部指令和数据.BF=0 时,模块为准备状态,随时可接受外部指令和数据.利用STATUS RD 指令,可以将BF 读到DB7 总线,从而检验模块之工作状态。
字型产生ROM（CGROM） 字型产生ROM（CGROM）提供8192 个此触发器是用于模块屏幕显示开和关的控制。DFF=1 为开显示（DISPLAY ON),DDRAM 的内容就显示在屏幕上，DFF=0 为关显示（DISPLAY OFF)。DFF 的状态是指令DISPLAYON/OFF和RST信号控制的。
显示数据RAM（DDRAM）模块内部显示数据RAM 提供64×2 个位元组的空间，最多可控制4 行16 字（64 个字）的中文字型显示，当写入显示数据RAM 时，可分别显示CGROM 与CGRAM 的字型；此模块可显示三种字型，分别是半角英数字型(16*8)、CGRAM 字型及CGROM 的中文字型，三种字型的选择，由在DDRAM 中写入的编码选择，在0000H—0006H 的编码中（其代码分别是0000、0002、0004、0006共4 个）将选择CGRAM 的自定义字型，02H—7FH 的编码中将选择半角英数字的字型，至于A1 以上的编码将自动的结合下一个位元组，组成两个位元组的编码形成中文字型的编码BIG5（A140—D75F），GB（A1A0-F7FFH）。
字型产生RAM(CGRAM) 字型产生RAM 提供图象定义(造字)功能, 可以提供四组16×16 点的自定义图象空间，使用者可以将内部字型没有提供的图象字型自行定义到CGRAM 中，便可和CGROM 中的定义一样地通过DDRAM 显示在屏幕中。
地址计数器AC 地址计数器是用来贮存DDRAM/CGRAM 之一的地址,它可由设定指令暂存器来改变，之后只要读取或是写入DDRAM/CGRAM 的值时，地址计数器的值就会自动加一，当RS 为“0”时而R/W 为“1”时，地址计数器的值会被读取到DB6——DB0 中。
光标/闪烁控制电路提供硬体光标及闪烁控制电路，由地址计数器的值来指定DDRAM 中的光标或闪烁位置。
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第四章 软件设计
? 4.1 软件设计过程
系统软件部分主要包括了具有友好界面的操作菜单，各种信号的设置和控制。正弦波产生过程为：频率设置，数据处理，然后控制DDS芯片完成各种频率的正弦波产生；调幅波产生过程为：通过调制系数的设置，控制D/A转换器输出，可得到不同幅值的调制波，与载波相乘来实现调幅波的产生；PSK、ASK产生：通过MCU对模拟开关的控制来完成PSK、ASK的产生。调频信号产生过程：通过A/D转换器采集调制信号，然后根据调制信号的幅度计算出频偏，把频偏数据下载到DDS即可实现调频信号的产生。如图4-1。
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环环环环环环环环环环环环环环环环环环环环环环环环环环环环环1PSK/ASK环环环环环环环环 环环环环0DDS环环D/A环环环环ASK环环A/D环环环环环环环环环环环环环环环环PSK环环环环环环环环环环环环环环图4-1 程序流程图
? 4.2 系统软件设计
软件设计主要通过Verilog硬件语言进行相位累加器和ROM查询表的编程实现。
4.2.1 相位累加器
相位累加器主要用于产生ROM查询表所需的地址信息。图5为在Quartus软件中编程生成的相位累加器符号，相位累加器的输入信号包括时钟信号clk、复位信号clr和频率控制字K。输出信号addr[7…0]为ROM查询表的输入地址信号。
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