写入最终用户代码， 而不需要从电路板上取下器件，已经编程的器件也可以用ISP方式擦除或再编程。ISP技术是未来发展方向。
ispLSI 1016器件的编程接口信号如图10.11所示。当ispEN=0时，器件处于编程状态。除编程接口引脚外，PLD的其余引脚全部为高阻态，对外部元件无影响，故可实现在系统编程。
IspEN
SCLK MODE SDI
IspLSI SDO
图10.11 ispLSI的编程接口信号
10.13 PROM 、PLA、PAL、GAL、CPLD 、FPGA中，哪些是高密度PLD？哪些是低密度PLD？ 答： PLD按集成度（以700门/片为界）可以分为低密度PLD和高密度PLD。低密度PLD主要有PROM 、PLA、可编程阵列逻辑PAL和通用阵列逻辑GAL，高密度PLD主要有CPLD 和现场可编程门阵列FPGA等几种类型。 10.14 简述FPGA的工作原理。
答： 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 10.15 比较快速互连FPGA和分段互连FPGA的特点。
答： 分段互连FPGA由可配置的逻辑块CLB、输入/输出块IOB和可编程的互连资源组成。CLB实现基本逻辑功能，大量CLB通过可编成的互连导线互连，实现复杂的逻辑功能，IOB则是引脚与芯片内部逻辑的接口电路。
快速互连FPGA将位置邻近的8个逻辑单元LE局部互连形成较强功能的逻辑阵列块LAB，然后用贯穿整个芯片的行、列导线编程连接LAB和输入/输出单元IOE，实现复杂的逻辑功能。
分段互连的优点是连线灵活，缺点是连线的信号传输延时不易估计。因为即使是同一设计的2次布线也不会相同。故信号的传输路径不同，传输延时也不同。如果希望估计信号的传输延时，可采用快速互连的FPGA。
10.16 分别说明可编程逻辑器件PROM，PLA，PAL ，GAL，CPLD及FPGA各自的特点。 答：PROM 用户可以用专用的编程器将自己的资料写入，但是这种机会只有一次，一旦写入后也无法修改，若是出了错误，已写入的芯片只能报废。
可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能。典型的PLD由一个“与”门和一个“或”门阵列组成，而任意一个组合逻辑都可以用“与一或”表达式来描述. 可编程逻辑阵列(PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平面的连接关系是可编程的。 PLA器件既有现场可编程的，也有掩膜可编程的。 PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输．出可以通过触发器有选择地被置为寄存状态。
通用阵列逻辑GAL采用了EEPROM工艺，实现了电可按除、电可改写，其输出结构是可编程的逻辑宏单元。
CPLD和FPGA都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。 这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。 10.17 在下列应用场合，选用哪类PLD最为适合。 （1）小批量定型的产品中的中小规模逻辑电路。
（2）产品研制过程中需要不断修改的中小规模逻辑电路。 （3）要求能以遥控方式改变其逻辑功能的逻辑电路。
答：
（1） 选用PAL比较合适 （2） 选用GAL比较合适 （3） 选用ISP-PLD比较合适
10.18 常用的在系统可编程逻辑器件有哪些？各有什么特点？其与RAM有什么区别？ 答：
常用的在系统可编程逻辑器件有：PAL ，GAL，CPLD及FPGA。
PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输．出可以通过触发器有选择地被置为寄存状态。
通用阵列逻辑GAL采用了EEPROM工艺，实现了电可按除、电可改写，其输出结构是可编程的逻辑宏单元。
CPLD和FPGA都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。 这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活。 区别：RAM指的都是半导体存储器，而RAM通常都是在掉电之后就丢失数据。 可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能，能以乘积和的形式完成大量的组合逻辑功能。
10.19 用MUX+PLUS 错误！未找到引用源。(或其替代软件QUARTUS 错误！未找到引用源。)设计一个一位全加器电路，并进行仿真分析。 解： 设计一位全加器电路如下： (1) 在MAX＋plusⅡ管理器的File \\ New内，新建一个图形文件； (2) 半加器的基础之上，组成1位全加器，如图19.1所示；
图19.1 1位全加器组 器件：OR2、INPUT、OUTPUT
(3) 选择器件型号，单击Assign \\ Device菜单，屏幕如图
(4) 保存文件，文件名不可与半加器器件的文件名相同； (5) 归属工程文件 File \\ Project \\ Set Project to Current File；
(6) 系统进行编译；
图19.2 选择待编程芯片的屏幕
(7) 程序下载实验箱，必须做手动接口的引脚分配，Assign \\ Pin / Location / Chip；如图19.3；
图19.3 引脚分配图
( 8) 单击
按钮，屏幕显示如图19.2所示。
(9) 在图19.3中点击“Configure”或者选择“Program”即可进行下载；
(10) 如有问题，点击（1 Programming File），选择相应的下载文件；
(11) 在实验箱上验证实验结果; (12) 绘制全加器真值表； 10.20 简述VHDL的功能和基本结构。
答： 硬件描述语言HDL用文本形式描述硬件电路的逻辑功能及连接关系，它能比电原理图更有效、更方便和简洁地表达硬件电路的特征。
一个数字系统的VHDL设计通常由若干个VHDL文件组成，每个文件主要包含以下部分中的一个或全部：实体说明，结构体，配置，程序包，VHDL语言的基本设计单元就是一个设计实体，对应于一个数字电路。实体说明规定设计实体（数字电路）的输入、输出端口，是设计实体与外界的一个通信界面。而结构体则用于描述设计实体输入、输出端口间的逻辑关系。
10.21 用VHDL语言描述一个2输入同或门电路。
解：VHDL的源代码如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY tor2 IS
PORT( a,b : IN STD_LOGIC; y: OUT STD_LOGIC); END tor2;
ARCHITECTURE tor2_arc1 OF tor2 IS BEGIN
Y<=NOT(a XOR b); END tor2_arc1;
10.22 用VHDL语言描述8线-3线优先编码器。 解：VHDL的源代码如下： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY encoder IS
PORT(d : IN STD_LOGIC_VECTOR(7 DOWNTO 0); q : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END encoder;
ARCHITECTURE rtl OF encoder IS BEGIN
PROCESS(d) BEGIN
CASE d IS
WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ WHEN\ END CASE; END PROCESS; END rel;
10.23 用VHDL语言描述具有异步复位/置位功能的D触发器 解：VHDL的源代码如下： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY async _rdff IS
PORT( d,clk : IN STD_LOGIC;
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