武汉理工大学
院 校：
计算机科学与技术学院
专 学生姓名：
业：
计算机科学与技术
干M旭
班
级：
Y1606 学号 0121610870113
2017年 月 日
实验一：一位全加器
实验目的：
1. 掌握组合逻辑电路的设计方法；
2. 熟悉Vivado2014集成开发环境和 Verilog编程语言; 3. 掌握1位全加器电路的设计与实现。
试验工具：
1. Basys3 FPGA 开发板
2. Vivado2014集成开发环境和 Verilog编程语言。
实验原理：
Ci+A+B={Co，S}全加器真表
A 0 0 0 0 1 1
B 0 0 1 1 0 0
Ci 0 1 0 1 0 1
Co 0 0 0 1 0 1
S 0 1 1 0 1 0
1
全加器逻辑表达式
1 0 1 0
S=AWBC+\\Ci Co=A.B+ （A
I： L11
十B）.Ci全加器电路图
实验步骤：
（一） 新建工程：
1、 打开Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中
Tools->Vivado 2014.2 下的 Vivado 2014.2
打开软件；
Xilinx Design
2、 单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、 输入工程名称、选择工程存储路径，并勾选
Create project subdirectory 选项，为工程在
Next。注意：工程名称和存储路径中
指定存储路径下建立独立的文件夹。设置完成后，点击
不能出现中文和空格，建议工程名称以字母、数字、下划线来组成
4、 选择 RTL Project 一项，并勾选 Do not specify sources at this time
工程的过程中添加设计源文件。
，为了跳过在新建
5、 根据使用的FPGA开发平台，选择对应的
FPGA目标器件。（在本手册中，以 Xilinx大学计
划开发板 Digilent Basys3 为例，FPGA 采用 Artix-7 XC7A35T-1CPG236-C 的器件，即 Family 和 Subfamily 均为 Artix-7，圭寸装形式（Package ）为 CPG236，速度等级（Speed grade ）为-1，温度等级（Temp Grade ）为 C）。点击 Next。
6、 确认相关信息与设计所用的的
返回上一步修改。
FPGA器件信息是否一致，一致请点击 Finish,不一致，请
7、 得到如下的空白 Vivado工程界面，完成空白工程新建。
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