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100MHz等精度频率计设计基于VerilogHDL

来源:用户分享 时间:2025/7/28 0:33:29 本文由loading 分享 下载这篇文档手机版
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LPM_PLL模块

由于板载晶振50M,达不到100MHz要求,加入LPM_PLL模块为了倍频,得到所需要的100MHz基准信号。

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couter32模块

计数器,采用32位,因为2^32>100M.

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process模块

软件转换,由于计算结果会溢出,这里下载到板子的程序并不包含这个,process模块仅用于仿真使用。

MUX模块

4选1模块,选择要输出的结果

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SMG模块

驱动4个7段数码管。

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