4、组装与调试
调试初期，数码管不能进行倒计时，经过和原理图、PCB的对比，发现PCB中有的地方该接地的没有接地，经过接地之后发现仍然不能倒计时，555定时器似乎没起什么作用，经过深入研究，发现是555芯片的焊接出现了点小问题，于是又一个一个焊接点去检查，后来变可倒计时，但倒计时到零时，二极管确不报警，经过更换二极管发现是二极管坏了的原因。本来以为一切都没问题了，后来又发现暂停/连续有时候会出现从28秒拨到暂停后，当再拨到连续时它不是从28秒开始继续倒计时，经过调试发现是由于我们把电路图的锁存器简化，导致不稳定造成的，于是又在电路图中接了电容，从而达到稳定的作用。最终经过调试发现并无其他问题，实验成功。
秒脉冲信号发生电路的仿真
将秒信号发生器接到示波器上，如图10所示。观察输出波形。
40VVs1915kΩR11768kΩR2182010uFC110nFC2RSTDISTHRTRICONAB_+_VCCOUTXSC11GND+Ext Trig+_555_VIRTUALTimer0 图 10秒脉冲信号发生器仿真
9
5、设计总结
通过大学两年的学习，这次课程设计让我们对本专业有了更深的认识，同时也了解了本专业的发展方向，为期三个星期的课程设计不仅巩固了我们的理论知识而且也培养了我们的动手能力，同时也让我们认识到理论与实践的差距，让我们受益匪浅。 首先在课题的设计过程中，不仅要运用到课堂学到的知识，还需要查阅不少芯片手册，阅读有关数字电路设计的资料，这些都是制作电路必须的理论准备。在动手过程中，要对电路进行焊接，以及最后繁琐的调试与分析等。每一个环节都很重要的。特别是调试和分析，可以说如果电路出了问题，调试和分析是个繁琐又细致的活，必须有耐心，一个一个焊接点的去检查。
在本次的课程设计中通过选题，找材料，分析、设计等，也掌握了一些软件的操作方法，这为以后的学习做了铺垫。整个设计实现了从单一的理论学习到解决实际问题的转变。通过本次的课程设计，我们最大的收获就是提高了自身的动手能力，培养了我们的寻求解决问题的能力和团队精神，也增强了我们其它方面的能力。在设计中，我们充分应用了我们所学的知识，例如：集成电路74LS系列、整定时器555等元件的应用。这次实践使我们受益匪浅，在摸索该如何设计电路使之实现所需功能的过程中，特别有趣，培养了我们的设计思维，增强了我们的实际操作能力。在我们体会到设计电路艰辛的同时，更让我们体会到成功的喜悦和快乐。课程设计提高我们的综合动手能力和课程设计能力，它使我们的理论知识得到了综合应用，培养了我们综合运用所学理论的能力和解决较复杂的实际问题的能力。
在课程设计的自主设计、学习和研究过程中，通过写课程设计的总结报告，初步训练我们的书面表达能力。组织逻辑能力，这些技能应用性强，对我们的将来就业和进一步发展帮助较大。同时也加强了我们对课本知识的理解，使我们做到理论和与实际的联系，收获很大。并且我们也深深地体会到自己所学知识的不足，激发了我们的自学能力和应对挑战的能力。为今后学习打下了良好的基础，培养了我们严谨务实，戒骄戒躁的作风，为我们的未来做了很好的铺垫。
10
6、主要元件资料 6.1 555定时器
示意图：
功能介绍：
引脚（GND）：接地，作为低电平（0V）。
引脚（TRIG）：当此引脚降至1/3Vcc（或由控制端决定的阀值电压）时输出端为高电平。 引脚（OUT）：输出高电平（+ VCC）或低电平。
引脚（RST）：当此引脚接高电平时定时器工作，当此引脚接地时芯片复位，输出为低电平。
引脚（CTRL）：控制芯片的阀值电压。当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。
引脚（THR）：当此引脚降至2/3Vcc（或由控制端决定的阀值电压）时输出端为低电平。 引脚（DIS）：内接OC门，用于给电容器放电。 引脚（V+，VCC）：提供高电平并给芯片供电。
6.2 74LS192
74LS192 为可预置的十进制同步加/减计数器（双时钟），其清除端是异步的。当清除端（MR）为高电平时，不管时钟端（CPD、CPU）状态如何，即可完成清除功能；预置是异步的，当置入控制端（PL）为低电平时，不管时钟CP的状态如何，输出端（Q0～Q3）即可预置成与数据输入端（P0～P3）相一致的状态；计数是同步的，靠CPD、CPU同时加在4个触发器上而实现。
11
示意图：
功能说明：
引脚（Q0～Q3）：输出端。
引脚（CPD）：减计数时钟输入端（上升沿有效）。 引脚（CPU）：加计数时钟输入端（上升沿有效）。 引脚（PL）：异步并行置入控制端（低电平有效）。 引脚（TCU）：进位输出端（低电平有效）。 引脚（TCD）：错位输出端（低电平有）。 引脚（MR）：异步清除端。 引脚（P0～P3）：并行数据输入端 。
6.3 74LS48
74LS48为4线－七段译码器/驱动器（BCD输入，有上拉电阻），其输出端（Ya－Yg）为高电平有效，可驱动灯缓冲器或共阴极VLED。 当要求输出0－15时，消隐输入（BI）应为高电平或开路，对于输出为0时还要求脉冲消隐输入（RBI）为高电平或者开路。 当BI为低电平时，不管其它输入端状态如何，Ya－Yg均为低电平。 当RBI和地址端（A0－A3）均为低电平，并且灯测试输入端（LT）为高电平时，Ya －Yg为低电平，脉冲消隐输出（RBO）也变为低电平。 当BI为高电平或开路时，LT为低电平可使Ya－Yg均为高电平。
12
相关推荐：
loading