Sigrity_Seminar_BJ2008_部分1

电源完整性分析,英文文献

Sigrity芯片封装及线路板信号完整性及电源完整性技术讲座

Sigrity Inc. 2008年12月2日

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高速系统设计中 PI和SI的挑战与解决方案

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ContentsTechnology Trends DC Power Delivery AC Power Delivery Transient Power and Signal Analysis Automatic Decoupling Capacitor Selection and Optimization Summary

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IC工艺的发展给PI/SI带来的挑战100 90 80 70 60 50 40 30 (nm) 130 120 110 100 90 80 70 60 (w) 2004 2007 2010IC fea Vol tur tag es e izeer ow P t en Curr

1.25 1.15 1.05 .95 .85 .75 .65 .55 (v)

210 180 150 120 90 60 30 0 (A)Sigrity Confidential 4

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高速总线的发展给PI/SI带来的挑战DDR Interface Trends 400 - 800 MBS 800 - 1600 MBS? Core Voltage 2.5v 1.8v? 1.8v 1.5v? DDR2 DDR3 DDR4

Speed

随着DDR系统内部时钟频率和 I/O速率的飞速提升，Core电压和I/O电压的逐步降低，SI方面的Signal Quality和Timing Constraint指标变得更加严格电源和地网络上的噪声逐渐成为设计中非常关键的指标之一同步切换噪声(SSN)问题出现在越来越多的主流产品中类似的挑战还出现于 SerDes, GbE, PCI Express Gen2, USB 2.0等其他高速总线中…

IO Voltage

DDR4 Pending Conclusion by JEDEC

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直流供电的挑战日益严重如何提供稳定的直流电压？DC供电的发展趋势

*Source: International Technology Roadmap for Semiconductors

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直流供电的挑战日益严重如何提供稳定的直流电压？挑战确保较低的点对点的电阻 对于特定的电流负载，较低的电阻意味着较低的直流压降满足电流的指标 平面电流密度，保证可靠的热稳定性 过孔电流，避免连接失败Swiss cheese planes Neck-down regions

可提供VRM的输出电压调节 Sense line的布线优化

Signals routed in planes Sigrity Confidential

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直流供电解决方案IR drop设计自动化一站式解决方案(PowerDC)布局布线前(预估) 叠层，平面分割，过孔分布，走线长度和宽度的综合考虑无DC压降的PDS电压

布局布线中(仿真) 流程化的仿真设置交互式的后处理及可视化界面可导出电路模型进行系统级仿真

布局布线后(DRC检查与优化) 电压压降分布、平面电流密度、平面功率密度以及过孔电流的constraints仿真与DRC检查超标后的问题定位以及结果的反标处理 VRM感应线的布线优化

有DC压降的PDS电压

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Constraints仿真与DRC检查DRC检查电阻&电压分布过孔电流

电流密度

功率密度

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平面电流密度的分析

找出平面上最大的电流密度“热点”区域

通常主板上的某些

局部区域会出现相对于其他区域特别大的电流，这种功能有助于找出最大的电流密度区域，以便对布线作相应调整。Sigrity Confidential 11

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VRM感应线优化感应线优化前(灰色部分欠压)

Red 5.25 V Sink 4

感应线优化后(所有压降满足要求)

Red 5.25V Sink 4

Sink 5 VDD Sense Line

Sink 5

Sink 0

Sink 3

Sink 0

Sink 3

Sink 2 VRM Sink 1 Blue 4.75V正常电压+/-1mV DC电压容限有18%的改善 VRM Sink 1

Sink 2

Blue 4.75V

正常电压 Confidential Sigrity+/-1mV

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电源地的设计挑战无处不在

破碎的电源地平面使回路电感

增大

SSNΔV= N× Lloop

di dt

负载上的压降来自于AC和DC

ΔV= Ldi/ dt+ IR芯片工作于电源地的谐振频率

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输入阻抗与目标阻抗Input Impedance Vs. Target Impedance

Ztarget

Z target=

ΔVvoltage toleranceΔISigrity Confidential 15

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目标阻抗的挑战目标阻抗每3年降低1.6倍

*Source: International Technology Roadmap for Semiconductors

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PDS的谐振

PDS的谐振是电源地平面设计中需要重点考虑的因素； PDS的谐振将使信号的SI性能变差； PDS的谐振将使电源地平面的PI噪声变大Sigrity Confidential 17

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PDS的谐振对SI的挑战

对于上述PCB Demo板，需要发送的信号为250MHz;当把Decap全部去掉时，信号频率恰好与PDS的第一个谐振频率240MHz比较接近，此时信号波形(红色线)发生了明显的“自激”现象；当把Decap全部打开时，由于PDS在240MHz的谐振被消除，此时信号波形(蓝色线)得到了明显的改善Sigrity Confidential 18

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PDS的谐振对PI的挑战

当把Decap全部去掉时，由于PDS谐振的影响，此时VCC电源波形(红色线)发生了明显的“自激”现象；当把Decap全部打开时，由于PDS在240MHz的谐振被消除，此时VCC电源波形(蓝色线)得到了明显的改善Sigrity Confidential 19

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PDS的谐振对EMI的挑战

Decap_disabled

Decap_enabled

当把Decap全部去掉时，由于PDS谐振的影响，此时全板EMI的辐射在 200MHz~500MHz全部超标；当把Decap全部打开时，由于PDS在240MHz的谐振被消除，全板EMI的辐射在500MHz以下均满足了FCC CLASS B的标准Sigrity Confidential 20

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