out2?(secL1?secL2)?(secL3)?fl?secL3?fh
其中fl、fh分别为500HZ和1KHZ的报时信号输入。 再利用
beep?out1?out2
beep接输出扬声器，即可在规定时间内实现报时功能。按照以上逻辑公式，选用7位与门，辅以适量的两位与门和非门，连接出报时电路。
图 2.3.19 报时电路原理图
图 2.3.20 报时电路时序仿真波形
通过仿真波形可以看出beep在各输入端置不同数时，分别输出不同的电位以及蜂鸣信号，经检验其满足以上报时设计要求。其中，报时脉冲fl、fh要求具有较大的占空比，以为扬声器提供较大能量，发出较响的声音。
2.3.5 校时、保持以及清零电路
要求设计K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零） K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）K4是系统的校时开关（K4=0
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正常工作，K4=1时可以快速校时）。以下分别对各个子功能电路设计进行说明。
1. 开关去抖动电路
由于电路采用机械触点开关，在按键按下的时候，将会产生毛刺，使输入电位发生抖动，影响电路的正常工作，譬如在校时或者保持时发生跳变和翻转。故需要在开关后面接入消颤电路进行去抖动。
去抖动电路的基本原理是利用触发器和门控锁存器来实现输入状态的延时和锁存。其具体电路如下：
图 2.3.21 去抖动电路原理图
图 2.3.22 去抖动电路封装
keyin为按键输入，keyout为按键去抖后输出，keyclk为时钟同步信号。
图 2.3.23 去抖动电路输出波形仿真
根据以上波形输出，可以很明显看出，在去抖动电路的作用下，开关输入信号都实现了与时钟信号的同步，有效的避免了毛刺信号的引入。
2. 校时电路
校时电路设计的基本思路是设计一个两路信号选择电路。当按键未按下时，正常计数时钟信号被送往计数电路，若按键按下，则将快速校时时钟信号送往计数电路。可以利用与门和或门简单实现以上功能。
图 2.3.24 校时电路原理图
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图 2.3.25 校时电路输出波形
从波形图可以看出，当按键接通与否，输出的相应为正常计时信号和快速计时信号，即满足设计要求。
图 2.3.26 封装后的校时模块
图中，minclk为正常计数时钟信号，dsecclk为快速计数时钟信号。key为校时按键，minclkin为输出到下级的时钟信号。
3. 保持电路
当保持功能键按下时，电路将停止计时，保持在当前显示时刻。其实现方法是利用74160芯片的计数使能端ENT、ENP控制计时电路的计时和保持。当ENT=1，ENP=1时，电路正常计时，当ENT=1，ENP=0时，电路处于保持状态。因此，可将ENT置高电平，ENP外接至保持开关即可。
图 2.3.27 保持清零电路原理图
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图2.3.27中第一片74160的保持信号ENP接保持开关key，进位信号RCO通过和key相与后输出到下一片的ENP端，只有当保持键key为0时，两片的ENP都为0，电路保持。只有当key为1时，电路才可以正常计时。
其保持功能接口封装在模60计数器内部，只引出keyEN引脚外接保持开关。具体见上文的模60封装图。
4. 清零电路
当清零键按下时，时钟的分秒全清零。其主要方法是通过控制计数器的清零端CLRN来实现。如图2.3.27所示，清零开关通过非门接两片74160的清零端CLRN。由于其清零电平为低电平有效，当清零键按下，电平为1，非运算之后为0，使计数器清零。其封装同保持电路，也是在模60计数器引出清零引脚，外接清零开关。
图 2.3.28 清零保持信号作用输出波形
如图，在清零信号的作用下，计数器清零。在保持信号的作用下，计数状态一直保持到保持端恢复为低电平。
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2.3.6 总功能电路连接
在完成各子功能模块的设计并调试通过后，将其封装，然后调用连接，构成总的功能电路，以满足设计要求。
图 2.3.29 总电路连接原理图
如上图，脉冲信号发生模块mod48M产生频率不同的分频信号，分别送到后级电路作为时钟信号。各控制按键K1、K2、K3、K4分别通过去抖动模块keysmooth后送到下级电路。其中校分校时开关K3、K4分别通过时间设定模块minset后连到计时器的时钟信号输入端。mod24、mod60计数模块构成数字钟的核心，产生计时数据。其产生的计数BCD码分别送往动态显示电路模块dongtai和报时模块timereport。送到dongtai的信号经过译码和片选后，送到后级数码管进行显示。送到timereport的信号经过判断选择后驱动扬声器发出对应的报时音。
图 2.3.30 总电路封装
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