计算机组成原理课后习题答案（第三版）白中英
C4 = G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 12．(1)组成最低四位的74181进位输出为：
C4 = Cn+4 = G+PCn = G+PC0， C0为向第0位进位
其中，G = y3+y2x3+y1x2x3+y0x1x2x3，P = x0x1x2x3，所以 C5 = y4+x4C4
C6 = y5+x5C5 = y5+x5y4+x5x4C4 (2)设标准门延迟时间为T，“与或非”门延迟时间为1.5T，则进位信号C0，由最低位传送至C6需经一个反相器、两级“与或非”门，故产生C0的最长延迟时间为 T+2*1.5T = 4T
(3)最长求和时间应从施加操作数到ALU算起：第一片74181有3级“与或非”门（产生控制参数x0, y0, Cn+4），第二、三片74181共2级反相器和2级“与或非”门（进位链），第四片74181求和逻辑（1级与或非门和1级半加器，设其延迟时间为3T），故总的加法时间为：
t0 = 3*1.5T+2T+2*1.5T+1.5T+3T = 14T
13．设余三码编码的两个运算数为Xi和Yi，第一次用二进制加法求和运算的和数为Si’，进
位为Ci+1’，校正后所得的余三码和数为Si，进位为Ci+1，则有： Xi = Xi3Xi2Xi1Xi0 Yi = Yi3Yi2Yi1Yi0 Si’ = Si3’Si2’Si1’Si0’
si3Ci+1si2FAsi1FA+3Vsi0十进校正FAFAsi3'FAXi3 Yi3FAsi2'FAsi1'FAsi0'二进加法Xi2 Yi2Xi1 Yi1Xi0 Yi0
当Ci+1’ = 1时，Si = Si’+0011 并产生Ci+1 当Ci+1’ = 0时，Si = Si’+1101 根据以上分析，可画出余三码编码的十进制加法器单元电路如图所示。
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第三章 1. (1)220*32?4M字节 810
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(2)
1024K*32?2*4?8片
512K*8 (3)1位地址作芯片选择
3. (1)根据题意，存储总容量为64KB，故地址总线需16位。现使用16K*8位DRAM芯片，
共需16片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，其中使用一片2：4译码器。
(2)根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行 如果采用分散刷新，则每1us只能访存一次，也不行 所以采用异步式刷新方式。
假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.6us，可取刷新信号周期15us。 刷新一遍所用时间＝15us×128＝1.92ms
CS1 CS0 A13~A0 CS3 CS2
4. (1)
D0~D7
2：4译码器 A14 A15 1024K*32?32片
128K*8 (2)
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A0-A16CPUD0-D31Y1
A17-A19Y2Y3Y4Y5Y6Y7Y8
3:8译码器 (3)如果选择一个行地址进行刷新，刷新地址为A0-A8，因此这一行上的2048个存储元同
时进行刷新，即在8ms内进行512个周期。刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式，或按8ms/512 = 15.5us刷新一次的异步刷新方式。
5. 所设计的存储器单元数为1M，字长为32，故地址长度为20位（A19~A0），所用芯片存储单元数为256K，字长为16位，故占用的地址长度为18位（A17~A0）。由此可用位并联方式与地址串联方式相结合的方法组成组成整个存储器，共8片RAM芯片，并使用一片2：4译码器。其存储器结构如图所示。
A19A18Y0Y1Y2Y3CS0~CS3D31-D16(高16位)CS0256k*16CS1W/RCS2CS3CPU256k*16A17-A16W/RCS0CS1CS2CS3D15-D0(低16位)W/R
6.（1）系统16位数据，所以数据寄存器16位
（2）系统地址128K＝217，所以地址寄存器17位 （1） 共需要8片 （2） 组成框图如下
CPU
32K *8 32K *8 32K *8 32K *8 12 地址 寄存器
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