实验一 Xilinx - 图文

图 4.3.12 内部电路

（8）在Processes的窗口中,直接以鼠标双击Generate Programming File 的选项.此时ISE 会自动执行并产生可以下载的.bit 类型文件,此步骤是最直接验证设计工作的正确性与否.---也可以等待仿真验证后再执行。 （9）若在每一个步骤后都出现绿色的打勾,代表程序成功跑完而没有错误和警告。若有黄色的警告，一般可以忽略。若有一个程序都出现红色打叉[X]的符号,代表有错误,可以依显示结果来侦错. ---也可以等待仿真验证后再执行。

图 4.3.13：成功执行

4.3.3 设计仿真

当检查输入源程序句法没有错误后，一般在设计综合之前,可以做行为仿真，以验证代码的行为功能是否正确，利用测试模板(Testbench)来验证设计的正确性。

在这里请注意一下，为了加快仿真进程，仿真时将counter的低4位传给led_out以提高频率，更快地看到输出仿真结果。这时，将代码led.v的第37行使能，第38行不使能，然后保存。

(1) 点击led HDL文件,创建一个新的测试平台源文件: Project ?New Source.在源文件向导里, 点击Verilog Test Fixture 作为源文件类型, 输入文件名称为test.

图 4.3.14：选择源文件

(2) 一直点击next,直到点击finish,自动生成test.v的测试模板,在此基础上编辑输入激励：时钟周期设定为10ns，复位信号为高持续500ns后，再将复位信号置低。

图 4.3.15：编辑输入激励

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////

// Company: // Engineer: // // Create Date: 12:25:27 06/21/2011 // Design Name: led // Module Name: E:/Training/training_demo/Verilog/lab1_4bitsLEDs/test.v // Project Name: lab1_4bitsLEDs // Target Device: // Tool versions: // Description: // // Verilog Test Fixture created by ISE for module: led // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // //////////////////////////////////////////////////////////////////////////////// module test; parameter PERIOD = 10; // Instantiate the Unit Under Test (UUT) led uut ( ); always begin clk = 1'b0; #(PERIOD/2) clk= 1'b1; #(PERIOD/2); .clk(clk), .reset(reset), .led_out(led_out) // Outputs wire [3:0] led_out; // Inputs reg clk; reg reset; end

initial begin end // Initialize Inputs clk = 1'b0; reset = 1; // Wait 500 ns for global reset to finish #500; reset = 0; // Add stimulus here endmodule

(3) 保存test.v。选择sources for Simulation

图 4.3.16：选择仿真进程