EDA练习题

EDA练习题

1.一个项目的输入输出端口是定义在（ A ）

A. 实体中；B. 结构体中；C. 任何位置；D. 进程中。 2. QuartusII中编译VHDL源程序时要求( C )

A. 文件名和实体可以不同名；B. 文件名和实体名无关； C. 文件名和实体名要相同；D. 不确定。 3. VHDL语言中变量定义的位置是(D )

A. 实体中中任何位置；B. 实体中特定位置；C. 结构体中任何位置；D. 结构体中特定位置。 4.可以不必声明而直接引用的数据类型是(C )

A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。

5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( C )

A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 6.下面不属于顺序语句的是( C )

A. IF语句；B. LOOP语句；C. PROCESS语句；D. CASE语句。

7. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是( A )

A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。 8. 进程中的信号赋值语句，其信号更新是( C )

A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。 9． 在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ） A.仿真器 B.综合器 C.适配器 D.下载器 10．VHDL常用的库是（A ）

A. IEEE B.STD C. WORK D. PACKAGE 11．在VHDL中，用语句（D ）表示clock的下降沿。

A. clock’EVENT B. clock’EVENT AND clock=’1’ C. clock=’0’ D. clock’EVENT AND clock=’0’ 12.请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于__C___ A. ROM B. CPLD C. FPGA D.GAL

13. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。

A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网

表文件；

B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。

D. 综合是纯软件的转换过程，与器件硬件结构无关；

14. PLD的可编程主要基于A. LUT结构 或者 B. 乘积项结构, 请指出下列两种可编程逻辑基于的可编程结构：

FPGA 基于 ____A_____

CPLD 基于 ____B_____

15. 一个项目的输入输出端口是定义在 A 。

A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 16. 描述项目具有逻辑功能的是 B 。

A. 实体 B. 结构体 C. 配置 D. 进程 17. 关键字ARCHITECTURE定义的是 A 。

A. 结构体 B. 进程 C. 实体 D. 配置 18. QuartusII中编译VHDL源程序时要求 C 。

A.文件名和实体可不同名 B.文件名和实体名无关 C. 文件名和实体名要相同 D. 不确定

19. 1987标准的VHDL语言对大小写是 D 。

A. 敏感的 B. 只能用小写 C. 只能用大写 D. 不敏感 20. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。

A. 必须以英文字母开头 B.可以使用汉字开头 C.可以使用数字开头 D.任何字符都可以 21. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。

A. 下划线可以连用 B. 下划线不能连用 C. 不能使用下划线 D.可以使用任何字符 22. 符合1987VHDL标准的标识符是 A 。

A. A_2 B. A+2 C. 2A D. 22 23. 符合1987VHDL标准的标识符是 A 。

A. a_2_3 B. a_____2 C. 2_2_a D. 2a 24. 不符合1987VHDL标准的标识符是 C 。

A. a_1_in B. a_in_2 C. 2_a D. asd_1 25. 不符合1987VHDL标准的标识符是 D 。

A. a2b2 B. a1b1 C. ad12 D. P 26. VHDL语言中变量定义的位置是 D 。

A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置

27. VHDL语言中信号定义的位置是 D 。

A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置D. 结构体中特定位置

28. 变量是局部量可以写在 B 。

A. 实体中 B. 进程中 C. 线粒体 D. 种子体中 29. 变量和信号的描述正确的是 A 。

A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是<= D. 二者没有区别

30. 变量和信号的描述正确的是 B 。

A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别

31. 关于VHDL数据类型，正确的是 D 。

A. 数据类型不同不能进行运算 B. 数据类型相同才能进行运算 C. 数据类型相同或相符就可以运算 D. 运算与数据类型无关 32. 下面数据中属于实数的是 A 。

A. 4.2 B. 3 C. ‘1’ D. “11011” 33. 下面数据中属于位矢量的是 D 。

A. 4.2 B. 3 C. ‘1’ D. “11011” 34. 可以不必声明而直接引用的数据类型是 C 。

A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的 35. STD_LOGIG_1164中字符H定义的是 A 。

A. 弱信号1 B. 弱信号0 C. 没有这个定义 D. 初始值 36. 使用STD_LOGIG_1164使用的数据类型时 B 。

A.可以直接调用 B.必须在库和包集合中声明 C.必须在实体中声明 D. 必须在结构体中声明

37. VHDL运算符优先级的说法正确的是 A 。

A. NOT的优先级最高 B. AND和NOT属于同一个优先级 C. NOT的优先级最低 D. 前面的说法都是错误的 38. VHDL运算符优先级的说法正确的是 D 。

A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号可以改变优先级

39. 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不确定 40. 不属于顺序语句的是 B 。

A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 41. 正确给变量X赋值的语句是 B 。

A. X<=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正确 42. EDA的中文含义是 A 。

A. 电子设计自动化 B. 计算机辅助计算 C. 计算机辅助教学 D. 计算机辅助制造 43. 可编程逻辑器件的英文简称是 D 。 A. FPGA B. PLA C. PAL D. PLD 44. 现场可编程门阵列的英文简称是 A 。 A. FPGA B. PLA C. PAL D. PLD 45. 在EDA中，ISP的中文含义是 B 。

A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 使用编程器烧写PLD芯片 46. 在EDA中，IP的中文含义是 D 。

A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 知识产权核 47. EP1C3T144C8具有多少个管脚 A 。

A. 144个 B.72个 C.8个 D. 不确定

48. 如果a=1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不确定 49. 执行下列语句后Q的值等于 B 。

??

SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);

SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); ??

E<=(2=>’1’, 4=>’0’, OTHERS=>’1’);

Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4)); ??

A． “11011011” B. “00101101” C. “11011001” D. “00101100” 50. VHDL文本编辑中编译时出现如下的报错信息

Error: VHDL syntax error: signal declaration must have ‘；’，but found begin instead. 其错误原因是 A 。

A. 信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。 51. VHDL文本编辑中编译时出现如下的报错信息

Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是 A 。

A. 表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。

52. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。 A.if clk’event and clk = ‘1’ then B.if falling_edge(clk) then

C.if clk’event and clk = ‘0’ then D.if clk’stable and not clk = ‘1’ then 53. 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程： A 。 A.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试 B.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试； C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试； D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 54. 对于信号和变量的说法，哪一个是不正确的： A 。 A.信号用于作为进程中局部数据存储单元 B.变量的赋值是立即完成的 C.信号在整个结构体内的任何地方都能适用 D.变量和信号的赋值符号不一样 55. 下列语句中，不属于并行语句的是： B 。

A.进程语句 B.CASE语句 C.元件例化语句 D.WHEN?ELSE?语句 56. VHDL文本编辑中编译时出现如下的报错信息

Error: Can’t open VHDL “WORK” 其错误原因是 B 。 A. 错将设计文件的后缀写成.tdf，而非.vhd 。

B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。

57. 在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与 B 作用。 A. IF B. THEN C. AND D. OR 58. 下列关于信号的说法不正确的是 C 。

A . 信号相当于器件内部的一个数据暂存节点。

B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。

C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。 D. 信号在整个结构体内的任何地方都能适用。

59. 下面哪一个可以用作VHDL中的合法的实体名 D 。

A. OR B. VARIABLE C. SIGNAL D. OUT1