6、互补CMOS尺寸设计：为了使NAND网的下拉延时与最小尺寸的反相器相同，在PDN串联网络中的
NMOS器件必须设计成两倍宽（同样功能晶体管电容减半），以使
NAND下拉
网络的等效电阻与反相器相同而
PMOS器件可以维持不变。
7、互补CMOS大扇入时的设计技巧
：
调整（加大）晶体管尺寸（减小电阻但增大了电容，
还会给前级加大负载，只有当CL>>Cint
才能用）
逐级加大晶体管尺寸
，使影响最大的晶体管电容最小
（但可能会使版图设计复杂，
晶体
管间距不得不加大，导致内部电容增加）
重新安排输入（定义：外层输入：接近电源或地的输入，
内层输入：接近输出端的输入，
最迟到达的输入信号应当作为内层输入（放在接近输出端处）以避免多次延时）重组逻辑结构：延时与扇入的平方关系使得输入太多时反转变得极慢，可以将多输入转
化为多级
插入缓冲器隔离扇入与扇出（减小电容减小时间常数）
8、组合逻辑链的性能优化
首先我们明确一个概念：驱动能力（带负载能力）就是输出电阻，越小越强
反相器延时：
一般逻辑门的延时：
p-（归一化）本征延时：本征延时与门的类型有关，但它与门的尺寸无关
g-逻辑努力（logical effort）：对于给定的流的反相器的输入电容的比。倍）无关
逻辑努力与门的类型有关，
（晶体管宽度的加倍）
负载，一个门的输入电容和与它具有相同输出电
但它与门的尺寸（晶体管宽度的加
f-等效扇出（fanout）：又称为“电气努力”，对于反相器，有
尺寸计算：并联不变，串联乘以串联的次数。g=（P网输入管平均尺寸（输入电容之比）
+N网输入管平均尺寸）
/3
努力与延时及尺寸关系的具体计算见书
对组合逻辑链性能优化的小结
①逻辑努力的概念可以用来快速比较各种电路结构的延时特性。中，NANF门比NOR门好。②逻辑链中当各级的努力延时
（h）相同并且接近等于
4时，整个逻辑链路径
的延时最快。
采用“较少”级数（逻辑门的数目较少）时，逻辑链未必最逻辑链未必最快，却会增加面积和功耗。③逻辑链的路径总延时对于级数偏高显变慢。
④当单个逻辑门的输入数目增多时，目为4个。当输入数超过9、互补CMOS的功耗优化
逻辑门的翻转受拓扑结构和信号时序的影响
翻转概率毛刺引起虚假翻转降低光开关活动性的方法
逻辑重组输入排序（
推迟具有较高翻转率的信号）
减少资源的分时复用均衡信号路径减少毛刺10、有比逻辑
目的：减少互补上拉
缺点：降低了稳定性、增加功耗11、有比逻辑（伪
NMOS）特点：
晶体管数目N + 1个输出高电平VOH = VDD
输出低电平VOL 不为0，降低了噪声容限，增加静态功耗
CMOS中的器件数
方法：不用PDN和PUN组合，而用NMOS的PDN实现逻辑功能，用简单负载器件实现
它的逻辑努力也增大，
一般限制单个逻
多级的简单门
辑门的输入数
4时，一般需要把这个复杂门分解成
“最优级数”的敏感程度不大。使每级的努力延时稍
力延时大于6~8时，速度会明
大于4可减少面积与功耗，但速度减慢不多。但当每级的努
快；采用“大尺寸”逻辑门时，
例如：在互补CMOS结构
负载器件相对于下拉器件的尺寸比，逻辑功能
设计伪NMOS，要折中考虑：
1）减少静态功耗，负载
会影响噪声容限、传播延时、功耗等，甚至是
PMOS管要小
2）得到较大的NML，VOL要低=> (W/L)n / (W/L)p大，负载PMOS管要小
3）减小tpLH，负载PMOS管要大
4）1），2）和3）矛盾，速度快的门消耗更多的静态功耗，且会减小噪声容限。用伪NMOS设计大扇入的复合门具有吸引力的原因：N+1个晶体管，面积小，寄生电容小对前级负载小，每个输入只接到一个晶体管输出低电平时有静态功耗，译码电路
14、有比逻辑（DCVSL——差分串联电压开关逻辑）
输入具有互补形式同时产生互补输出，消除了反相信号所需要额外反相器输出节点电容小(和伪NMOS相同) 反馈机制保证了能够关断不需要的负载器件消除静态功耗(增加了转换功耗)
下拉网络PDN1和PDN2互补，实现逻辑功能的互补有比逻辑，全摆幅（布线复杂，动态功耗高
15、传输管逻辑
需要的器件数少：互补的数据输入输出属于静态逻辑设计具有模块化的特点
NMOS传输高电平有阈值损失，导致驱动能力下降，
降低充电速度会比较慢。甚至会产生如下问题。
且由于充电过程中栅源电压一直
N个晶体管
没有静态功耗，无比逻辑
GND和VDD）
额外面积开销(有两个下拉网络)
适合大多数情况下输出为高电平的情况，
如存储器的地址
16、传输管逻辑驱动问题解决方案
解决方案1：电平恢复晶体管
1、完全无静态功耗，但考虑过渡情形时，需要仔细确定尺寸2、增加了内部节点内容，关断时有信号竞争，降低了门的速度
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