CPLD设计与非门、或非门电路

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项目 名称 任务 任务1.1：使用VHDL语言在Quartus Ⅱ开发环境中设计与非门、或非门电名路 称 项目一：基本数字时钟的设计 任务内容 1、与非门：编写VHDL代码（参见教材P31），仿真验证。 LIBRARY IEEE;----调用库文件 USE ieee.std_logic_1164.ALL;----调用库文件 ENTITY test03 IS ----定义实体 任 务 代PORT ----定义端口 ( A,B : IN STD_LOGIC; ----输入端口 Y : OUT STD_LOGIC); ----输出端口 码 END TEST03; ----结束实体 ARCHITECTURE a OF TEST03 IS ----定义行为 BEGIN ----开始行为 Y <= A NAND B; ----行为描述 END a; ----结束行为

功能 仿真 波形 时序 仿真 波形 2、或非门：编写VHDL代码（参见教材P34），仿真验证。 LIBRARY IEEE; USE ieee.std_logic_1164.ALL; ENTITY tf05 IS 任 务 代PORT ( A,B : IN STD_LOGIC; Y : OUT STD_LOGIC); 码 END tf05; ARCHITECTURE a OF tf05 IS BEGIN Y <= A NOR B; END a;

功能 仿真 波形 时序 仿真 波形 3、异或门：编写VHDL代码（参见教材P40），仿真验证。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tf03 IS 任PORT( A,B:IN STD_LOGIC; Y:OUT STD_LOGIC); 务 代END tf03; 码 ARCHITECTURE D OF tf03 IS BEGIN Y<=A XOR B; END D;

功能 仿真 波形 时序 仿真 波形 4、与或非门：编写VHDL代码（参见教材P36），仿真验证。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EX_4AND_OR_NOT_1 IS PORT( A,B:IN STD_LOGIC; C,D:IN STD_LOGIC; Y:OUT STD_LOGIC); END EX_4AND_OR_NOT_1; ARCHITECTURE D OF EX_4AND_OR_NOT_1 IS SIGNAL TEMP1:STD_LOGIC; SIGNAL TEMP2:STD_LOGIC; SIGNAL TEMP3:STD_LOGIC; BEGIN TEMP1<=A AND B; TEMP2<=C AND D; TEMP3<=TEMP1 OR TEMP2; Y<=NOT TEMP3; END D; 任务 代码 功能 仿 真 波