Y=~(A+B(C+D))版图设计

了去掉竞争冒险我将B输入信号提前10ns输入。

图2.4 Y=A+B(C+B)版图输入输出波形图

2.5 LVS检查匹配

用layout-Edit对Y=A+B(C+D) 电路进行LVS检查验证，首先添加输入输出

文件即电路原理图和版图的输出网表分别为.sp文件和.spc文件，选择要查看的输出，在进行匹配时要现将电路原理图和版图的输入激励进行屏蔽否则会在匹配过程中产生警告。观察输出结果检电路原理图与版图的匹配程度，输出结果如图2.5所示。

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图2.5 Y=A+B(C+D)电路的LVS检查匹配图

从以上可以看出完全匹配。这里为了匹配时无警告已经将输入激励和电源屏蔽掉

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总 结

经过多次的修改和调试，本次设计经过验证，可以达到所需的功能，达到了设计的要求。

以下是本次试验的心得：在实验的开始阶段，对所设计的电路进行了波形仿真，发现波形仿真的结果有竞争冒险的毛刺，为了去除竞争冒险我将上升下降延时变小、将时钟周期变大，同时将B信号提前10ns输入。在进行版图的网表生成时注意网表上标注的节点要使用美式键盘输入否则网表上会出现错误的节点信息。在进行原理图和版图对比匹配时要注意屏蔽掉输入的电源和激励。我觉得我们学习不能完全以来波形仿真，否则，出现任何一点小的误差就会导致整个文件系统的编译出错。总之，模拟集成电路版图设计作为前沿学科，对于我们专业的学生来说，学习对我们知识面以及运用知识的能力的提高有很大的帮助。相信自己学习的脚步不会停止！感谢老师孜孜不倦的教诲。相信在学习过程中自己思维能力、学习能力、思考方式的提高，定会在以后的学习过程中给我带来很大的帮助。

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参考文献

[1]廖裕平，陆瑞强.Tanner pro集成电路设计与布局实战指导.全华科技图书股份有限公司印行,2006.

[2]张志刚等著.模拟电路版图的艺术.科学出版社,2009.

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