数字频率计
指导老师:刘丽萱 学生：张磊
学号： 班级：机械01-1班
一 内容提要:
数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器.它的基本功能是测量正弦信号.方波信号,尖脉冲信号及其他各种单位时间内变化的物理量.
本文粗略讲述了我在本次实习中的整个设计过程及收获。
讲述了数字频率计的工作原理以及其各个组成部分，记述了我在整个设计过程中对各个部分的设计思路、对各部分电路设计方案的选择、元器件的筛选、以及对它们的调试、对调试结果的分析，到最后得到比较满意的实验结果的方方面面 。
二 设计内容及要求:
要求设计一个简易的数字频率计，其信号是给定的脉冲信号，是比较稳定的。
1. 测量信号:方波 ；
2. 测量频率范围: 1Hz~9999Hz ; 10KHz~10KHz; 3. 显示方式: 4位十进制数显示;
4. 时基电路由 555 定时器及分频器组成, 555 振荡器产生脉冲信
号,经分频器分频产生的时基信号,其脉冲宽度分别为: 1s, 0.1s; 5. 当被测信号的频率超出测量范围时,报警.
三 设计思路及原理:
数字频率计由四部分组成：时基电路、闸门电路、逻辑控制电路以及可控制的计数、译码、显示电路。
由555 定时器,分级分频系统及门控制电路得到具有固定宽度T的方波脉冲做门控制信号,时间基准T称为闸门时间.宽度为T的方波脉冲控制闸门的一个输入端B.被测信号频率为fx,周期Tx.到闸门另一输入端A.当门控制电路的信号到来后,闸门开启,周期为Tx的信号脉冲和周期为T的门
控制信号结束时过闸门,于输出端C 产生脉冲信号到计数器,计数器开始工作,直到门控信号结束,闸门关闭.单稳1的暂态送入锁存器的使能端,锁存器将计数结果锁存,计数器停止计数并被单稳2暂态清零. (简单地说就是:在时基电路脉冲的上升沿到来时闸门开启,计数器开始计数,在同一脉冲的下降沿到来时,闸门关闭,计数器停止计数.同时,锁存器产生一个锁存信号输送到锁存器的使能端将结果锁存,并把锁存结果输送到译码器来控制七段显示器,这样就可以得到被测信号的数字显示的频率.而在锁存信号的下降沿到来时逻辑控制电路产生一个清零信号将计数器清零,为下一次测量做准备,实现了可重复使用,避免两次测量结果相加使结果产生错误.) 若T=1s,计数器显示fx=N(T时间内的通过闸门信号脉冲个数) 若T=0.1s,通过闸门脉冲个数位N时,fx=10N,(闸门时间为0.1s时通过闸门的脉冲个数).也就是说,被测信号的频率计算公式是fx=N/T.由此可见,闸门时间决定量程,可以通过闸门时基选择开关,选择T大一些,测量准确度就高一些,T小一些,则测量准确度就低.根据被测频率选择闸门时间来控制量程.被测信号频率通过计数锁存可直接从计数显示器上读出.
在整个电路中,时基电路是关键,闸门信号脉冲宽度是否精确直接决定了测量结果是否精确.
因此,可得出数字频率计的原理框图如下:
被 III 计闸锁译显测 数存码示信门I 器器器器号 II IV V
时 基 电 路 逻 辑 控 制 电 路
I
II T
III
N
IV V 锁存信号 请零信号 四:设计分析
1. 时基电路
其基本电路图如下:
VCC5VR1430ohmJ1Key = A4RST7500ohmR46DIS2THRTRI5CONGNDC31uFC41LM555CHOUT8VCC31416723ABQAU1U2129811U4A1274LS08N314167274LS90N3ABQAU312981112U5A时基电路J2Key = SQBR9(1)R9(2)QCR0(1)QDR0(2)U631416723ABQA1291811274LS08NU7A31416723ABQAU91298111274LS08NU8A3QBR9(1)R9(2)QCR0(1)QDR0(2)74LS90N74LS08NQBR9(1)R9(2)QCR0(1)QDR0(2)74LS90N0.01uFQBR9(1)R9(2)QCR0(1)QDR0(2)74LS90N
它由两部分组成:
第一部分为555定时器组成的振荡器(即脉冲产生电路),要求其产生1000Hz的脉冲.振荡器的频率计算公式为:f=1.43/((R1+2*R2)*C),因此,我们可以计算出各个参数通过计算确定了R1取430欧姆,R2取500欧姆,电容取1uF.这样我们得到了比较稳定的脉冲
第二部分为分频电路,主要由74LS90组成因为振荡器产生的是1000Hz的脉冲,也就是其周期是0.001s,而时基信号要求为0.1s和1s因此,利用10分频的电路比较好.分频后的脉冲宽度计算公式为:tw=T(T为振荡器的周期),而其周期T1=10T,所以一级分频后tw=0.001s,T1=0.01s.依次类推0.1s的脉冲宽度需要三次分频,1s的脉冲宽度需要四次分频. 分频电路如下:
U1IO1141000Hz脉冲12AQA196BQB7R9(1)8QC2R9(2)113R0(1)QDR0(2)74LS90NU3A1274LS08N314U212AQA196BQB7R9(1)8QC2R9(2)113R0(1)QDR0(2)74LS90NU4A1274LS08N314U5121AQA96BQB7R9(1)8QC2R9(2)113R0(1)QDR0(2)74LS90N分频电路U6A1274LS08N3J114Key = SpaceU8121AQA96BQB7R9(1)8QC2R9(2)113R0(1)QDR0(2)74LS90NU9A1274LS08N3IO2时基输出端
其中一级分频后的波形如下:
(注:上面的波形为振荡器产生) 。由此可见,设计的电路是正确的.
附1 74LS90各管脚作用：
同步2/5/10进制加计数器 置9端（R9（1）=R9（2）=1时， QDQCQBQA=1001）U2614167223ABQA1298117QBR9(1)R9(2)QCR0(1)QDR0(2)74LS90N3cp0V 5V 1000Hz
2. 逻辑控制电路
根据原理框图所示波形，在时基信号 II 结束时产生的负跳变用来产生锁存信号IV，锁存信号IV的负跳变又用来产生清零信号V，脉冲信号IV和V可由两个单稳态触发器74LS121产生，它们的脉冲宽度由电路的时间常数决定。设锁存信号IV和清零信号V的脉冲宽度tw相同，根据tw=0.7Rext*Cext可以计算出各个参数。这样当脉冲从A1端输入可以产生锁存信号和清零信号，其要求刚好满足IV和V的要求，当手动开关按下时，计数器清零。 其电路图如下：
相关推荐：
loading