西北工业大学_数字电子技术基础_实验报告_实验1

②测试模块 `timescale 1ns/1ps module tb_example5; reg x1_test; reg x2_test; reg s_test; wire f_test; initial s_test=0;

always #80 s_test=~s_test; initial begin x1_test=0; x2_test=0; #20 x1_test=1; x2_test=0;

#20 x1_test=0; x2_test=1; #20 x1_test=1; x2_test=1; #20 x1_test=0; x2_test=0; #20 x1_test=1; x2_test=0; #20 x1_test=0; x2_test=1; #20 x1_test=1;

x2_test=1; end

example5 UUT_example5(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test));

endmodule

③仿真后的波形截图

④对波形的分析

本例目的是令s为控制信号，实现二选一多路选择器。与2.40不同的是代码中使用了always语句。分析波形图可以知道，s为0时，f输出x1信号；s为1时，f输出x2信号。与2.40的仿真结果保持一致，所以实现了目标功能。 4、Figure2.45. ①编写模块源码

module adder(a,b,s1,s0);

input a,b; output s1,s0;

assign s1=a&b; assign s0=a^b;

endmodule ②测试模块 `timescale 1ns/1ps module tb_adder; reg a_test; reg b_test; wire s1_test; wire s0_test; initial begin a_test=0; b_test=0; #20 a_test=1; b_test=0;