CACHE的一些基本概念

Allocation

在CACHE中发现一个位置，并把新的cache数据存到这个位置的过程。这个处理过程可能包括evicting（驱逐）cache中已存在的数据，从而为新的数据腾出空间。 Associativity

指每个Set（集）里包含的line frames（行帧）数。也就是cache的way（路）数。 Capacity miss容量失效

因为cache的容量限制，导致不能包括一个程序的整个working set（工作集），从而造成cache失效。这是三个cache失效原因（容量、强制、冲突）之一。 Clean干净

一个有效的cache行，它的内容没有被更高层内存或CPU修改写过，我们称这个cache行是“干净”的，显然相反状态是dirty（“脏”） Coherence一致性

如果读内存任意地址的数据返回的总是这个地址的数据最近的更新，我们说内存系统是一致的。存取指CPU和EDMA等的存取。 Compulsory miss强制失效

有时称为首次引用失效。强制失效是一种肯定发生的一种失效，因为数据事先从没有使用过也就没有机会被cache。但有些情况也被称为强制失效，尽管它们不是第一被引用的数据，比如对非写定位的cache进行同一位置的重复写，以及对一个不被cache内存区域的存取。这是三个cache失效原因（容量、强制、冲突）之一。 Conflict miss 冲突失效

由于Associativity的限制导致的而非容量限制造成的cache失效。 Direct-mapped cache直接映射cache

直接映射cache映射低层内存的每个地址到cache的一个单一位置。这样低层内存的多个地址可能被映射到cache中的同一位置上。它相当于1-way set-associative cache。

Dirty脏

对writeback回写cache，写到达多级存储结构的某一层，并更新这一层内容，但并不更新更低层的内存，这样，当一个cache行有效并包含更新后的数据，但却不更新下一更低层的内存，我们说这个cache是“脏”的，显然一个有效行的相反状态是“干净”。 DMA直接内存存取

直接内存存取，通常一个DMA操作copy一个内存块从一个区域到另一个区域，或在外设和内存之间传输数据。对C64x DSP，DMA传输使用EDAM，这些DMA传输与程序执行是并行的。从cache一致性角度，EDMA的存取可以看成是另外一个并行处理器。 Eviction驱逐

从cache移出一个line从而为新的数据腾出空间的过程我们成为Eviction。Eviction可以由用户发出的writeback-invalidate产生，被驱逐的line我们称为victim line。当victim line是dirty（“脏”）的时候，数据必须回写道下一级存储器中以维持内存的一致性。 Execute packet执行包

在一个周期里并行执行的一个指令块，一个执行包可以包含1-8个指令。 Fetch packet取指包

1个周期里存取的包含8条指令的指令块。显然一个取指包可以包含多个执行包，这样可能消耗多个周期。

First-reference miss首次引用失效 是强制失效的一种形式。见强制失效。 Fully-associative cache全关联cache

任何内存地址都可以被存储在cache的任何位置。这样的cache非常灵活，但通常硬件上不可实现。这种cache同直接映射cache和集关联cache形成鲜明对比，这两种cache在定位策略方面都有更多的限制，全关联cache只具有概念上的意义，当分析直接映射cache和集相关cache性能时对区分冲突失效和容量失效是有用的，全关联cache等价于这样一个集关联cache：它有line frame个way，仅有一个set。

Higher-level memory高层内存

在多级内存系统中，距离CPU较近的内存称为高层内存。在C64x系统中，最高层内存通常是L1层CACHE，这一层的内存直接同CPU相连。较高层内存通常充当较低层内存的CACHE。 Hit命中

当请求的内存地址的数据在cache中，我们说cache命中。命中的反义词是miss（失效）。Cache的命中使cpu的阻塞时间最短，因为才cache中去数据要比从原始位置取更快。在某一层内存的“失效”可能在较低层“命中”。 Invalidate无效

将一个有效的行标记为无效行的过程。这相当于废弃了这一行的内容，但并不回写任何更新的数据。当与writeback组合时，会先将dirty数据更新到保存有这个地址的下一层内存。这通常用于维持内存的一致性。 Least Recently Used（LRU）allocation

对于set-associative和fully-associative cache，最近最少使用原则被用来一个set里选择一个line frame作为被驱逐的line，用来保存新的cache数据。 Line行

是cache处理的最小单位块。显然一个cache行的尺寸要比CPU或高层内存存取的数据尺寸要大。例如尽管CPU可以进行单字节的存取，但如果发生一次读失效，则cache会将整个cache行的数据读入。 Line frame行帧

Cache的一个位置，包含被cache的数据（一行）、一个关联的tag地址，这个行的状态信息。状态信息包括这一行是否valid（有效）、dirty（脏）、LRU状态 Line size行尺寸

一个行的尺寸，单位字节。 Load through

当CPU请求在第一级和第二级cache中都失效时，数据从外部内存获得，同时会存储在第一级和第二级内存中，如果一个cache，它保存数据并同时把数据送到高一层cache中，这种cache我们称之为load-through cache。相对于那种首先存储数据到低层然后第二步再把数据送到高层的cache，这种cache可以减少阻塞时间。 Long-distance access长距离存取

CPU对不被cache内存区域数据的存取。显然，由于这种存取，不会影响cache的状态，但速度会比较慢。 Lower-level memory 低层内存

在多级内存系统中，距离CPU较远的内存称为低层内存。在C64x系统中，最低层内存包括L2以下的外部系统内存和内存映射的外设。 LRU

表示cache line的最近最少使用的状态信息。 Memory ordering内存访问排序

定义在内存里以什么样的顺序看内存操作的结果，有时称为consistency（连贯性）。在分级结构的特定层的强内存访问排序表示在这一层上不可能以不同与程序序的顺序来观察内存存取的结果。松散内存访问排序允许内存分级体系结构以不同的顺序看内存操作的结果，注意强排序并不要求系统内存以程序序顺序操作，而仅仅是使操作的结果在其它请求者看来是与程序序一致的。 Miss失效

当请求的内存地址的数据不在cache中，就是说发生了cache失效。一个cache失效，会引起阻塞请求者直到line frame被定位，数据从低层内存中获得为止。在某些情况下，比如CPU对L1D出现写失效，阻塞CPU是不必要的。Cache失效通常分为三种类型：强制失效、冲突失效和容量失效。 Miss pipelining

服务单一的cache失效的过程需要多个流水周期。如果对连续的失效处理进行流水线操作，显然就增加对失效处理的效率，降低了阻塞周期。