自控数字电路实验讲义

数字电路与逻辑设计实验

实验一 SSI组合逻辑电路的分析及应用

实验性质：设计性 一.实验目的

1.掌握数字电子技术实验仪及示波器的使用方法，学会门电路逻辑功能的测试； 2. 掌握小规模组合逻辑电路的分析及设计应用； 二.实验原理

三.实验仪器及器件

⑴便携式电子技术实验仪 ⑵数字万用表 ⑶示波器

⑷74HC00、74HC86、74HC32 四.预习要求

⑴复习CMOS与非门（00）、异或门（86）、或门（32）的逻辑功能及真值表。 ⑵熟悉集成芯片74HC00、20、32的管脚图。 ⑶熟悉便携式电子技术实验仪的使用。 ⑷熟悉示波器的使用方法。 五.实验内容

⑴逻辑门功能测试

电路如图4-1-1所示，测试两输入端与非门（74HC00）、两输入端异或门（74HC86）、两输入端或门（74HC32）的逻辑功能。将测试结果填入表4-1-1中。

图4-1-1 门电路功能测试 表4-1-1 输 入 输 出 A B F1 F2 F3 F3电压/V 0 0 0 1 1 0 1 1 ⑵各种逻辑门的功能变换

用两输入端的与非门74HC00实现下列功能：

① 或非门： F?A?B，画出逻辑电路图，测试并将结果填入表4-1-2中。

② 异或门：F?A?B?AB?AB,，画出逻辑电路图，测试并将结果填入表4-1-3中。

表4-1-2 输 入 输 出 A B Y 0 0 0 1 1 0 1 1

1

数字电路与逻辑设计实验

表4-1-3 A B Y 0 0 0 1 1 0 1 1 ⑶全加器 需要进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位数，称之为全加，实现全加运算的逻辑电路叫全加器。根据全加器的功能，列出真值表如表4-1-4所示。

其中Ai 、Bi 分别是被加数和加数，Ci-1 为相邻低位进来的进位数，Ci 为向相邻高位的进位数，Si为全加和。

表4-1-4 Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

要求：根据真值表写出全加器的最简逻辑表达式，绘出逻辑电路图。

⑷设计一个多数表决电路。它有三个输入端，一个输出端，当有两个或三个输入为高电平时，输出高电平，否则输出为低电平。试用与非门实现该电路。要求列真值表、写出逻辑表达式并绘出逻辑电路图。

⑸思考题：输血判断电路（选做）

人类有四种血型：A、B、AB、O，输血时，输血者和受血者必须符合图4-1-4所示的规定，否则有生命危险。试设计一个电路，判断输血者和受血者血型是否符合规定。如符合，则输出为“1”，否则为“0”。要求列出真值表，写出逻辑表达式，画出逻辑电路图。（提示：可用两个自变量的组合代表输血者血型，另外两个自 变量的组合代表受血者血型，用输出变量代表是否符合规定。）

图4-1-4 血型判断电路 六.实验报告要求

按“五.实验内容”的要求写出设计的全过程，记录实验结果。

实验二 MSI组合逻辑电路设计

实验性质：设计性 一. 实验目的

⑴检测及熟悉几种无记忆逻辑电路元件。 ⑵学习MSI组合逻辑电路的应用设计。

2

数字电路与逻辑设计实验

二.实验原理

1.门电路是最基本的无记忆逻辑单元，以往设计组合电路时总是力图减少所用门电路的数目。近年来，由于中规模和大规模甚至超大规模集成电路的大生产以价格越来越低，设计组合电路的方法有所改变。在设计中，尽量根据电路的主要特性选用已有的具有标准功能的中、大规模集成芯片，而门电路之类的小规模芯片则用来作为各种中规模芯片之间的接口，以协调它们的工作，这样设计的电路工作可靠，设计者所花的时间少。 例如：对于逻辑表达式F?ABC?ABC?ABC?ABC，可以用门电路组合而成。如果我们用异或门74HC86来实现就简单的多：F?A?B?C。所以，用MSI可使逻辑电路设计更为节省时间，所用集成电路的个数也显著减少。

2.常用的中规模集成组合电路 ⑴四位全加器74HC283

全加器芯片74HC283的管脚排列见附表。它能实现四位二进制数的全加。A4、A3、A2、A1表示加数，B4、B3、B2、B1表示被加数。∑4、∑3、∑2、∑1分别表示每位的加数和。C0是低位的进位数，C4是向高位的进位。若进行四位二进制数的全加，只需一块这样的芯片，用起来很方便。

另外还有一位全加器74HC183、二位全加器74HC82，可根据需要进行选择。 ⑵数据选择器74HC153

数据选择器是根据多位数码的编码情况将其中一位数码由输出端送出去的电路。74HC153双四选一数据选择器中装有两个四选一的数据选择器，它们各有四个数据输入端

C4、C3、C2、C1，一个输出端Y和一个控制许可端G，管脚见附录。控制许可端G=1时，传输通道被封锁，输入的数据不能传送出去。B、A是编码选择端，两路选择器公用。表4-4-1为其真值表。

表4-4-1 编码选择 控制许可 数据输入 输出 B A G C4 C3 C2 C1 Y 0 0 0 X X X 0 0 0 0 X X X 1 1 0 1 0 X X 0 X 0 0 1 X X 1 X 1 1 0 0 X 0 X X 0 1 0 X 1 X X 1 1 1 0 0 X X X 0 1 1 1 X X X 1 X X 1 X X X X 0 注：X为0或1 还有一种芯片74HC151，它是八选一的数据选择器。用数据选择器来实现某些逻辑函数有时是很方便的。 例：用74HC153设计一个组合电路，当某三位二进制数D2 D1 D0为质数时，其输出为1。否则输出为0。

我们知道，0—7的质数为1、2、3、5、7。现将可能出现的几种情况列于表3-4-2中。

从表3-4-2中可见，除了D2 D1 =01两种情况一定为质数，输出必为1以外，其余6种情况，是否为质数完全由D0决定。因此可采用四选一数据选择器，以D2 D1 为编码选择信号，加到B、A两端，将D0和1分别加到数据输入端，来实现前述要求。相应的逻辑电路如图4-4-1所示。

表4-4-2 质数指示电路真值表 十进制数 D2 D1 D0 质数？ 输出 0 0 0 0 0 D0 1 0 0 1 1 2 0 1 0 1 1 3 0 1 1 1 4 1 0 0 0 D0 5 1 0 1 1 6 1 1 0 0 D0

3

数字电路与逻辑设计实验

7 1 1 1 1

图4-4-1

⑶3/8线译码器74HC138

3/8线译码器的功能是将输入的数据，根据译码选择，从选中的地址线上传送出来。3/8线译码器的管脚排列见附录，其真值表如表4-4-3所示。

当74HC138作为多路分配器工作时，数据可以从G1端输入，也可以由G2A端、G2B端输入。当数据由G1

端输入，G2A+G2B=0时，则G1端的输入数据由译码输入选择条件在相应的输出线上传送出去。例如CBA=111时，则输入数据由Y7传出去，当G1=1则Y7=0，G1=0则Y7=1，即传出去的是反码。同样，输入数据由G2A+G2B输入时，G1=1则传送的是原码。

当74HC138作为译码器工作时，G1=1，G2A+G2B=0，则根据译码选择输入条件，在相应的输出线上有低电平信号输出。例如CBA=001时，则Y1=0，其他输出线均为高电平（无输出）。

3/8线译码器的用途很多，最基本的是从输入的二进制数译出唯一的地址，例如当CBA=110时，有低电平输出信号的线是Y6。这就是二进制译码。其次是对传输的信号在译码选择的控制下进行分路传输，例如当CBA=000时信号由Y0输出；当CBA=001时信号由Y1输出??第三种应用是实现布尔函数。

表4-4-3 序 输入 输出 号 使能 译码选择 G1 G2A+G2B C B A Y0 Y0 Y0 Y0 Y0 Y0 Y0 Y0 无X 1 X X X 1 1 1 1 1 1 1 1 效 0 X X X X 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 2 1 0 0 1 0 1 1 0 1 1 1 1 1 3 1 0 0 1 1 1 1 1 0 1 1 1 1 4 1 0 1 0 0 1 1 1 1 0 1 1 1 5 1 0 1 0 1 1 1 1 1 1 0 1 1 6 1 0 1 1 0 1 1 1 1 1 1 0 1 7 1 0 1 1 1 1 1 1 1 1 1 1 0 因为3/8线译码器能够产出输入译码选择的所有最小项，而任意布尔函数总能表示成最小项之和的形式，所以利用3/8线译码器再加上与非门可以实现任一布尔函数。例如，逻辑函数 F?ABC?ABC?ABC?ABC，这个函数用74HC138和一个四输入与非门很容易实现，如图4-4-2。 ⑷数据比较器74HC85

数据比较器有两类：一类是“等值”比较器，它只检验两数是否相等；另一类是“量值”比较器，它不但检验两数是否相等，还要检验两数中哪个大。按数的传输方式，又有串行比较器和并行比较器。数据比较器可用于接口电路。

比较两个多位数的大小时，必须从高向低逐位比较，只有在高位相等时，才需要比较低位。集成四位数值比较器74HC85，输入的两个待比较的数是A=A3A2A1A0和B=B3B2B1B0，输出为比较结果L（A＞B）、S（A＜B）、E

4