基于FPGA的音频信号分析仪 - 图文

基于FPGA的音频信号分析仪

图3 FPGA核心板的时钟电路

3.2.3 FPGA配置电路

CYCLONII器件使用SRAM单元存储配置信息，由于SRAM存储器是易失性的，所以每次上电后配置信息都会重新加载到CYCLONII芯片中。可以使用AS（actionserial）配置方式，这需要DCLK的频率达到40MHz的情况下，配置CYCLONII芯片。也可使用PS（passiveserial）和JTAG（JointTestActionGroup）方式来配置。此外，CYCLONII芯片还能接收压缩的配置信息比特流，在运行过程中解压这些数据，来降低存储要求和配置时间。

可以通过CYCLONII芯片的MSEL引脚的高低来选择哪中配置方式，MSEL引脚是有其所在bank的VCCIO引脚驱动的，MSEL[1..0]引脚有9K欧的内部下拉电阻始终有效。在上电复位和重新配置时，MSEL引脚肯定是出于LVTTLVil或者Vih电平，分别被看作逻辑低和逻辑高。因此，为了避免因使用了错误的配

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置方法而产生问题，需要将MSEL[]引脚连接到其所在的I/Obank的VCCIO和GND，不需要连上拉或下拉电阻。MESL[]引脚不需要处理器或其他的器件来驱动。

表1 CYCLONII配置模式

配置模式 AS（20MHz）

PS FastAs(40MHz)

JTAG

MSEL1 0 0 1 *

MSELO 0 1 0 *

描述 串行配置器件 增强配置器件 AS模式 下载电缆和微机

图4 FPGA的配置电路

3.3 前级信号调理电路

前级信号调理电路由前级阻抗匹配电路、低通滤波器和信号抬高电路组成。 信号输入后通过R5,R6两个100Ohm的并联电阻和一个高精度低噪声运放OP07实现跟随作用，由于集成运放的输入阻抗很大，所以输入阻抗即为：R5//R6=50Ohm。OP07闭环带宽600KHZ，电压噪声密度10个单位，充分满足

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系统的设计要求。

图5 前级阻抗匹配电路

系统要求音频信号频率为20HZ~10KHZ，根据奎斯特定律，我们至少要保证20K的采样频率，才能保证所处理的信号被不失真的采集，否则会发生混叠现象(还原信号时，被采样的低频信号与高频信号无法区分)，现在就是要设计这样一个滤波器，能够很好的滤去10KHZ以上的频率，考虑到设计难度与实际情况，放弃了制作20HZ~10KHZ带通滤波器的想法，转而制作一款高性能的低通滤波器，截止频率10KHZ。低通滤波器的制作方法很多，有源，无源，查表，同时还可以借助丰富的滤波器设计软件验证自己的设计，结合自己的实际制作经验，选用一款开关电容滤波器芯片MAX293来完成本次设计低通滤波环节。MAX293是一款8阶低通椭圆开关电容滤波器芯片，有两种驱动方式，一种是时钟驱动，从CLK脚输入一个频率为F的信号，即可得到截止频率为F/100的低通滤波器，第二种是在CLK脚对地并一个电容，截止频率与电容的关系大约为F=100000/3C。考虑到防止时钟信号的串扰和简化设计，采用第二种方式。

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图6 低通滤波电路

系统要求能测试的音频信号的峰峰值为5v,而AD转换电路只能采样正信号，所以需要把信号至少抬高2.5v才能让AD转换电路正确的采样。并且AD的参考电压为+5v，如果信号的最大幅值超过+5v将不能被AD转换电路正确采样。因此，信号抬高电路只有把输入信号抬高2.5v才能满足以上两个要求。

根据叠加定理：Vout(=（1+R7/R8）*(R11/(R11+R10))*Vin+（1+R7/R8）*(R10/(R11+R10))*5=Vin+2.5。

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