之后电源环就加进去了，当然这是一个小电路，电源规划比较简单，对于一个复杂的电路，还需要横竖添加stripes，降低IRdrop。
第四步：自动布局以及布置标准单元，因为此设计较小，并没有block，所以可以直接进行标准单元的放置。Place->standard cells and blocaks->OK
然后我们发现标准单元已经被加进去了：
第五步：布置好了以后，我们需要将电源，地，等接口先连接起来，首先我们在floorplan中选择global net connection，分别将VDD,VSS等都连接起来。
然后我们需要specify route将电源和地线先连接起来，选择route->specify route
因为我们这个设计只有标准单元，所以我们只要选择标准单元的布线即可：
完成以后，点击OK，会得到下面的图：每行的row都有线连接到外面的电源环
第六步：时钟树综合（CTS），这是一个APR设计中最重要的一环，为什么要进行时钟树综合呢，简单地说，因为信号传输的延时，我们需要让相应路径的时钟路径的也具有同样的延
时，通过添加时钟缓冲器的方法，来消除各路径的建立时间，具体请参考相关书籍和资料。 添加好时钟树以后的版图如下：加了时钟树以后的版图密集了很多，因为加了很多buf。 时钟树的脚本：
AutoCTSRootPin clk Period 10ns
MaxDelay 500ps # set_clock_latency MinDelay 0ps # set_clock_latency MaxSkew 100ps SinkMaxTran 400ps BufMaxTran 400ps Obstruction NO DetailReport YES PadBufAfterGate NO RouteClkNet NO PostOpt YES OptAddBuffer YES OptAddBufferLimit 100 NoGating NO
Buffer CLKBUFX1 CLKBUFXL CLKBUFX2 CLKBUFX3 CLKBUFX4 CLKBUFX8 CLKBUFX12 CLKBUFX16 CLKBUFX20 CLKINVXL CLKINVX1 CLKINVX2 CLKINVX3 CLKINVX4 CLKINVX8 CLKINVX12 CLKINVX16 CLKINVX20 END
然后将脚本选中，并进行时钟树综合。
第七步：优化设计，命令optDesign –postCTS，然后report_timing查看时序报告，确定无违规，再进行完全布线。
第八步：完全布线，route ->nanoroute->route
之后得到的版图如下所示：
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