北京邮电大学数字电路实验报告

北京邮电大学数字电路实验报告

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北京邮电大学

数字电路与逻辑设计实验

实验名称：

学

班

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学

实验报告

QuartusII原理图输入法设计与实现

院：北京邮电大学 级： 名： 号： 资料仅供参考

一． 实验名称和实验任务要求

实验名称：QuartusII原理图输入法设计与实现

实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。

实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑

门设计实现一个半加器，生成新的半加器图像模块。

⑵用实验内容（1）中生成的半加器模块以及逻辑门

实现一个全加器，仿真验证其功能，并能下载到实验板上进行测试，要求用拨码开关设定输入信号，发光二级管显示输出信号。

⑶用3线—8线译码器（74L138）和逻辑门实现要求

的函数：F?CBA?CBA?CBA?CBA,仿真验证 其功能，，并能下载到实验板上进行测试，要求用拨码开关设定输入信号，发光二级管显示输出信号。

二．设计思路和过程

半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。

a表示加数，b表示被加数，s表示半加和，co表示向高位的进位。

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⑵由数字电路与逻辑设计理论知识可知

全加器的设计实现过程：⑴全加器能够由两个半加器和一个或门构

s?a?b;co?a?b

选择两个逻辑门：异或门和与门。a,b为异或门和与门的输入，S为异或门的输出，C为与门的输出。 (3)利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。

成。全加器有三个输入值a,b,ci，两个输出值s,co：a为被加数，b为加数，ci为低位向高位的进位。

⑵全加器的逻辑表示式为：

s?a?b?c

co?(a?b)?ci?a?b