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1 0 D 0 1 1 1 1 1 D 1 1 1 1 1 0 D 1 0 0 1 1 1 1 D 1 1 1 1 0 D 1 0 1 1 1 1 1 1 D 1 1 1 0 D 1 1 0 1 1 1 1 1 1 D 1 1 0 D 1 1 1 1 1 1 1 1 1 1 D

74LS138的3个译码输入C、B、A用做数据分配器的地址输入，8个输出Y0~Y7用做8路数据输出，3个输入控制端中的EN2A用做数据输入端，EN2B接地，EN1用做使能端[6]。当EN1=1，允许数据分配，若需要将输入数据转送至输出端Y2，地址输入应为CBA=010，由功能表可得:

Y2?(G1?G2A?G2B)?C?B?A?G2A (3-1)

而其余输出端均为高电平。因此，当地址CBA=010时，只有输出端Y2得到与输入相同的数据波形。

本章小结

本章介绍了频率计的各个软件组成模块，通过运用QUARTUS Ⅱ集成开发环境对各功能模块进行编辑、综合、波形仿真，对各功能模块的的仿真图，及其仿真功能做了基本讲解，对本设计的实现起到了主要作用。

结 论

本设计对等精度频率计进行了系统的设计。首先介绍了频率测量的一般方法，着重介绍等精度测频原理并进行了误差分析，利用等精度测量原理，通过FPGA运用VHDL编程，利用FPGA(现场可编程门阵列)芯片设计了一个8位数字式等精度频率计，该频率计的测量范围为0-100MHZ,利用QUARTUS Ⅱ集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，仿真和实验结果表明，该频率计有较高

的实用性和可靠性，达到预期的结果。和传统的频率计相比，利用FPGA设计的频率计简化了电路板设计，提高了系统设计的实用性和可靠性，实现数字系统的软件化，这也是数字逻辑设计的趋势。

本次毕业设计中，我除了对相关的专业知识以及相关的实验操作进行了回顾，还有许多其他的收获，比如在绘制论文中所需要的相关的电路图的过程中，我还学会使用word绘图，这次毕业设计不但让我对本专业的相关基础知识进行了很好的复习，还对原由书本上的知识进行了拓展和延伸，毕业设计不但锻炼了我的动手能力，也锻炼了我处理问题的能力，并且学会了许多新的知识。

附录： 频率计顶层文件

PIN1MHZ_1clkINPUTVCCCNT10CLKCLRENACQ[3..0]CARRY_OUTCNT10clkinclkoutSD[3..0]CLKCLRENAinst5CQ[3..0]CARRY_OUTSD[19..16]inst10inst1cntclkfreq1freq488freq1953freq7812freq31250freq125kfreq500kinstTESTCTLCLKTSTENCLR_CNTLOADinst12CNT10CLKCLRENAinst2CNT10CLKCLRENAinst3CNT10CLKCLRENAinst4CQ[3..0]CARRY_OUTCQ[3..0]CARRY_OUTCNT10CQ[3..0]CARRY_OUTSD[7..4]CLKCLRENAinst6CNT10CQ[3..0]CARRY_OUTSD[23..20]SD[11..8]CLKCLRENAinst7CNT10CQ[3..0]CARRY_OUTSD[27..24]SD[15..12]CLKCLRENAinst8REG32BCQ[3..0]CARRY_OUTSD[31..28]displayLOADin7[3..0]in6[3..0]in5[3..0]in4[3..0]in3[3..0]in2[3..0]in1[3..0]in0[3..0]clkinst9lout7[6..0]SEL[2..0]OUTPUTOUTPUTDOUT[31..0]dout[31lout7[6..0]sel[2..0]sd[31..0]DIN[31..0]inst11 信号源模块源程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PIN1MHZ_1 IS

PORT (clkin : IN STD_LOGIC; clkout : OUT STD_LOGIC); END PIN1MHZ_1;

ARCHITECTURE A OF PIN1MHZ_1 IS BEGIN

PROCESS(clkin)

variable cnttemp : INTEGER RANGE 0 TO 99; BEGIN

IF clkin='1' AND clkin'event THEN IF cnttemp=99 THEN cnttemp:=0; ELSE

IF cnttemp<50 THEN clkout<='1'; ELSE clkout<='0'; END IF;

cnttemp:=cnttemp+1; END IF; END IF; END PROCESS; END A;

32位锁存器源程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY REG32B IS

PORT(LOAD: IN STD_LOGIC;

DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END ENTITY REG32B;

ARCHITECTURE ART OF REG32B IS BEGIN

PROCESS ( LOAD, DIN ) IS