SIGNAL current_state, next_state: STD_LOGIC_VECTOR(4 DOWNTO 0 ); CONSTANT st0 : STD_LOGIC_VECTOR(4 DOWNTO 0) := \ CONSTANT st1 : STD_LOGIC_VECTOR(4 DOWNTO 0) := \ CONSTANT st2 : STD_LOGIC_VECTOR(4 DOWNTO 0) := \ CONSTANT st3 : STD_LOGIC_VECTOR(4 DOWNTO 0) := \ CONSTANT st4 : STD_LOGIC_VECTOR(4 DOWNTO 0) := \ SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL LOCK: STD_LOGIC; BEGIN
ADDA<='1'; Q<=REGL; START<=current_state(4); ALE<=current_state(3); OE<=current_state(2); LOCK<=current_state(1);c_state <=current_state;
COM: PROCESS(current_state,EOC) BEGIN --规定各状态转换方式 CASE current_state IS
WHEN st0=> next_state <= st1; --0809初始化 WHEN st1=> next_state <= st2; --启动采样
WHEN st2=> IF (EOC='1') THEN next_state <= st3; --EOC=1表明转换结束
ELSE next_state <= st2; --转换未结束，继续等待
END IF ;
WHEN st3=> next_state <= st4;--开启OE,输出转换好的数据 WHEN st4=> next_state <= st0;
WHEN OTHERS => next_state <= st0; END CASE ;
END PROCESS COM ; REG: PROCESS (CLK) BEGIN
IF (CLK'EVENT AND CLK='1') THEN current_state<=next_state; END IF; END PROCESS REG ;
LATCH1: PROCESS (LOCK) -- 此进程中，在LOCK的上升沿，将转换好的数
据锁入
BEGIN
IF LOCK='1' AND LOCK'EVENT THEN REGL <= D ; END IF;
END PROCESS LATCH1 ; END behav;
其时序仿真波形如图5-5所示。改进后毛刺不复存在。
图5-5 AD0809采用改进后Moore型有限状态机控制方案的仿真时序图
6 结语
由于毛刺信号对FPGA器件的运行有很大的影响，如何有效抑制毛刺信号就成了一个非常突出的问题。但是必须强调的一点就是，我们首先必须对程序设计本身进行优化和改进，使毛刺信号的产生降低到最小，比如将一些信号用变量代替来减小延时等。另外，在实际应用中如何选用适合的方法也非常的重要，一定要慎重考虑。比如延时环节的加入会使整个系统的延时增大，加入太多时就会影响系统的运行等。
参考文献
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致 谢
本论文是我在皇甫海燕老师的亲切关怀和悉心指导下完成的。她严肃的教学态度，严谨的治学精神，精益求精的工作作风，深深地感染和激励着我。从论文题目的选择到论文各个部分的最终完成，海燕老师都始终给予我细心的指导和不懈的支持。一直以来，海燕老师不仅在学业上给我以精心指导，同时还在生活上给我以无微不至的关怀，在此谨向海燕老师致以诚挚的谢意和崇高的敬意。
在此，我还要感谢在一起愉快的度过四年大学生活的电子09-11班的同学们，正是由于你们的帮助和支持，我才能克服一个一个的困难和疑惑，直至本文的顺利完成。特别感谢我们班的党晨同学，他对于我的论文方面的编程与仿真做了不少工作，给予我很大的帮助。
在论文即将完成之际，我的心情无法平静，从开始的准备资料到论文的顺利完成，有多少可敬的师长、同学、朋友给了我无言的帮助，在这里请接受我诚挚的谢意!最后我还要感谢培养我长大含辛茹苦的父母，谢谢你们!
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