数字逻辑电路综合练习题(1)考试保过

0000→1111→1110→1101→1100→1011→1010→1001→1000→0111→0000。

一共经历10CP脉冲信号实现循环，所以，图31所示的电路为10进制减法计数器。

解：集成计数器40193为双时钟可逆计数器，计数时钟信号从CPD端输入时为减法计数过程，清零控制输入RD端（高电平有效）、预置数控制信号输入LD端（低电平有效）的输入信号都是异步有效。根据图P8.5所示的电路连接，计数器计数输出为0110时，LD端的控制信号为0，即刻对计数器进行“预置数”，输入数据为0000，此后，计数器重新从0000开始减法计数。故此，计数器的计数过程为 0000→1111→1110→1101→1100→1011→1010→1001→1000→0111→0000。

一共经历10CP脉冲信号实现循环，所以，图P8.5所示的电路为10进制减法计数器。

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