cadence入门教程 - 图文 

在关闭仿真窗口analogdesignEnvironment时会提示是否保存当前状态，选择保存就可以了：

接下来还有一个，也选OK就可以了。关闭过程有点慢。

一般的，都会将一个模块做成一个symbol，然后另外搭建测试电路，而且如果是要做版图，版图是不能将测试电路做进去的，也得将要做的版图部分做一个模块，所以下面就将它改成instance的形式。

先将测试电路删掉，然后加入输入和输出的pin。删掉后如下：

按键p，弹出pin的对话框如下：

Pinname填in，direction选input，Attachnetexpression选no，然后点击hide，放置pin就可以了，同样放入out，不过方向要选择output。完了之后的图形如下：

然后要把它做成一个symbol，记得保存，不但要x（检查并保存）也要s（保存），否则symbol不一定同步。

点击design的createcellview的fromcellview，如下图：

出现下图：

点击ok，得下图：

这里我们不需要更改，直接OK，得下图：

这就是封装后的symbol，只有接口，其中instancename和partname可以更改，点击，按键q，改为inv

这样，symbol就建好了，记得保存。可以看到LibraryManager里面多出来了一个symbol

现在要建立测试电路，测试电路也是原理图，得另外新建一个cell，建完后如下：

在测试电路sche_test的schematic里面建立电路，在这里要把我们刚生产的inv的symbol加进来，过程和前面加vdd们的一样，按键i，browser，然后选择inv的symbol，如下：

建立完了的测试电路如下：

在这里加了个负载电容，容量为50fF，f是比p还小三个数量级的单位，为10的-15次方。其他的仿真和上面介绍的是相同的。

选中inv，按键e，点OK，可以进入其内部电路，ctrl+e可以退回。

点击连接gnd的线，然后按键q，看线的属性，如下图：

可以发现，netname是gnd！而不是gnd，这个很重要，加！说明是全局变量，这样才能跟底层的gnd！连接在一起。同样，vdd！，但是其他的都不是！

好了，到这里原理图部分就介绍完了。下面介绍版图。

这里开始介绍版图。

我们是要画这个电路的版图：

其他的原理图都可以关掉。记得保存。

版图要注意文件结果，不要放错了，否则后面比较麻烦，现在文件结构如下：

现在要新建一个版图的Cell，最好是将版图文件和你要建立版图对应的原理图放在同一个Cell里面，过程如下：

得到：

在上右图中，Cellname还是sche，不变，但是tool变了，改变了tool后，viewname会自动改为layout。点击OK。会出现很多变化：

文件结构多了个layout