Operation
LED一端接地，另一端通过390欧的限流电阻接到Spartan-3E上。要点亮一个LED，向相应的控制位置高。
UCF Location Constraints
Chapter 3: Clock Sources
Overview
图3.1所示，入门实验板支持3个主时钟输入源。 1）包括一个50MHz的时钟晶振
2) 通过SMA连接器，时钟可以板外供应。反之，FPGA也可以提供时钟信号或其它高速信号给SMA连接器
3）分列式8-DIP时钟晶振插槽
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Clock Connections
每个时钟的输入直接连到Bank0的输入全局缓冲I/O。表3.1所示，每个时钟输入也可以连接到相应的DCM。
Voltage Control
FPGA的I/O Bank0的供给电压由跳线JP9控制。因此，这些时钟源也是由JP9控制的。默认情况下，JP9置为3.3v。板上的晶振是3.3V的，如果JP9为2.5V，晶振的工作有可能达不到预期的效果。
50 MHz On-Board Oscillator
50MHz的晶振占空比为40％～50％之间。其精度为±2500Hz或±50ppm。
Auxiliary Clock Oscillator Socket
如果FPGA需要除了50MHz外的频率，可以使用该8管脚的插槽。另外，也可以使用FPGA的DCM来产生，或者从板上的50MHz晶振结合其它频率来获得。
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SMA Clock Input or Output Connector
连接输入时钟信号到SMA连接器可以从外部提供一个时钟。FGPA也可以在SMA上产生一个单端的时钟输出信号或高速信号给外部器件。
UCF Constraints
Location
Clock Period Constraints
Chapter 4：
FPGA Configuration Options
入门实验板支持多种FPGA的配置方法：
通过JTAG、USB接口直接将设计下载到FPGA。板上的USB-JTAG逻辑也提供对Platform Flash PROM 和 Xilinx XC2C64A CPLD的在线编程。
对板上的4 Mbit Xilinx XCF04S serial Platform Flash PROM进行编程，然后采用主串行模式对Platform Flash PROM上的存储信息配置到FPGA。
对板上的16 Mbit ST Microelectronics SPI serial Flash PROM进行编程，然后采用SPI模式对SPI serial Flash PROM上的存储信息配置到FPGA。
对板上的128 Mbit Intel StrataFlash parallel NOR Flash PROM进行编程，然后采用BPI Up或BPI Down对StrataFlash parallel NOR Flash PROM上的存储信息配置到FPGA。接着，可以采用Spartan-3E FPGA’s MultiBoot 模式以两种不同的配置方式对一个FPGA进行轮流下载。
图4.1给出了USB下载/编程接口和永久存储器的位置。图4.2是多种配置方式的一些细节内容。
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当上电或PROG按钮被按下时，跳线的配置方式决定了FPGA采用哪种配置方式。 当FPGA成功配置时，DONE管脚的LED亮。
4 Mbit Xilinx Platform Flash PROM为FPGA的JTAG提供了一个简单的可编程配置存储单元。来自Platform Flash PROM的FPGA配置采用主串行模式。
采用BPI Up、BPI Down或MultiBoot配置方式以及StrataFlash parallel Flash PROM对FPGA进行下载时，64-macrocell XC2C64A CoolRunner II CPLD为其提供了额外的存储空间。CPLD 由
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