VIP专享简单分频时序逻辑电路的设计

max+plusII软件Windows7系统1、打开实验的工作环境，界面如下：实 验 环 境:实 验 目 的: 实 验 内 容 及 步 骤: 一、clk-in的二分频clk-out的文本设计 班级：通信 姓名：陈小凡 学号：课程名称：微机原理与接口技术 实验项目名:简单分频时序逻辑电路的设计 实验时间：2012.10.9 1、熟悉ALTERA公司EDA设计工具软件max+plusII的安装和工作环境。2、熟练的使用max+plusII软件中的各按钮的操作和原理。3、学习和掌握使用max+plusII软件进行文本设计（二分频的设计为例）。电子信息工程学系实验报告 图（一）工作环境界面 2、按屏幕上方的“新建文件”按钮，或选择菜单“File”→“New”，出现如图4.13所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。其界面如图（二）： 图（二）选择文本3、在编辑窗口中输入在文本编辑窗口，输入Verilog语言 ，代码如下图（三）所示：其中字体的格式和大小均可在以上界面的上方的状态栏来改变。 １成 绩：指导教师（签名）：

图（三）二分频的always语句编辑代码

图（四）检查文件显示可行

选择 Start即可开始编译， MAX+PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个 Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。

5、选择菜单“File”→“New”，在出现的“New”对话框中选择“Waveform Editor File”按“OK”后将出现波形编辑器,选择菜单“Node ” →“Enter Nodes from SNF”，出现如图所示的选择信号结点对话框。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=>”按钮，将左边列表框的结点全部选中到右边的列表框，按“OK”按钮，选中的信号将出现在图（五）所示的波形编辑器中。

4、在 File Name 对话框内输入设计文件名（如half-clk.v），然后选择 OK 即可保存文件。在 File菜单中选择 Save & Check项，检查设计是否有错误。 如果没有，在 File菜单中选择 Create Default Symbol 项，即可创建一个设计的符号。在 MAX+PLUS II 菜单内选择Compiler 项。则出现编译器窗口，如图（四）所示：

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2、块语句（begin-end和fork-join）的比较

图（五）波形端口选择

6、在菜单“File ”→“Save ”在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为compare.scf。并在波形观察窗左排按钮是用于设置输入信号的，使用时只要先用鼠标在输入波形上拖一需要改变的黑色区域，然后点击左排相应按钮即可。其中，“0”、“l”、“X”、“Z”、“INV”、“G”分别表示低电平、高电平、任意、高阻态、反相和总线数据设置。选择主菜单“MAX+plus II”→“Simulator”，按下“Simulator”，出现仿真参数设置与仿真启动窗，这时按下该窗口中的“Start”按钮，即刻进行仿真运算(注意，在启动仿真时，波形文件必须已经存盘)。仿真运算结束后出现如图4.23所示的对话框。对话框中显示如下图（六）“0 errors，0 warnings”，表示仿真运算结束。

图（七）begin—end语句的Verilog语言代码

（1）、重复以上的第1和第2步。

（2）、在编辑窗口中输入在文本编辑窗口，输入Verilog语言 ，代码如下图（七、八）所示：

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图（六）检查可行性

图（八）fork-join语句的Verilog语言代码

图（十）fork-join语句检查可行性

图（九）begin—end语句检查可行性

File”按“OK”后将出现波形编辑器,选择菜单“Node ” →“Enter Nodes from SNF”，出现如图所示的选

择信号结点对话框。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=>”按钮，将左边列表框的结点全部选中到右边的列表框，将出现波形编辑器如图（十一）所示。

（5）、 选择菜单“File”→“New”，在出现的“New”对话框中选择“Waveform Editor File”(如图所示)，按“OK”后选择菜单“File”→“New”，在出现的“New”对话框中选择“Waveform Editor

（3）、在 File Name 对话框内输入设计文件名（如seriall.v），然后选择 OK 即可保存文件。

（4）、在 File菜单中选择 Save & Check项，检查设计是否MAX+PL有错，其界面如下图（九、十）所示：

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3、两顺序语句的比较

图（十一）波形端口选择

（6）、在菜单“File ”→“Save ”在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为compare8.scf。并在波形观察窗左排按钮是用于设置输入信号的，使用时只要先用鼠标在输入波形上拖一需要改变的黑色区域，然后点击左排相应按钮即可。其中，“0”、“l”、“X”、“Z”、“INV”、“G”分别表示低电平、高电平、任意、高阻态、反相和总线数据设置。选择主菜单“MAX+plus II”→“Simulator”，按下“Simulator”，出现仿真参数设置与仿真启动窗，这时按下该窗口中的“Start”按钮，即刻进行仿真运算(注意，在启动仿真时，波形文件必须已经存盘)。仿真运算结束后出现如图4.23所示的对话框。对话框中显示如下图（十二）“0 errors，0 warnings”，表示仿真运算结束。

图（a）语句1的Verilog语言代码

图（十二）检查可行性

（a）、重复以上的第1和第2步。

（b）、在编辑窗口中输入在文本编辑窗口，输入Verilog语言 ，代码如下图（a、b）所示：

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