2011 —2012 学年第 1 学期 EDA技术与应用 课程考试卷
北华航天工业学院2011—2012学年第 1 学期
EDA技术与应用 课程考试卷（A）
考核形式：闭卷 班级： 姓名： 学号： 题号 得分 一 二 三 四 五 六 七 八 九 十 十一 总分 一、单项选择题（共10题，每题2分，共20分）
1．使用QuartusII工具软件实现原理图设计输入，应采用( )方式。 A. 图形编辑 B. 文本编辑 C. 状态图编辑 D. 波形图编辑
2．下列选项中哪种不属于FPGA结构特点的是（ ）。
A．由逻辑功能块排成阵列
B．由固定长度的金属线实现逻辑功能块的连接 C．采用查找表结构的编程方式 D．编程工艺为RAM型
3. 对FLEX器件进行在线配置时，将产生下列哪种文件( )。
A. *.pof B. *.jed C. *.tdf D. *.sof
4．在VHDL的端口声明语句中，用( )声明端口为具有输出并向内部反馈的模式。
A．IN
B．OUT D．BUFFER
C．INOUT
5．在下列标识符中，( )是VHDL合法标识符。
A．4h_adde C．_h_adde
B．h_adde_ D．h_adder
6. 用QuartusI软件实现原理图设计输入文件的扩展名是（ ）。
A. *.bdf B. *.vhd C. *.tdf D. *.sof 7. 在图形编辑口中，基本逻辑门在那个库中( )。
A. Megafunctions B. others C. Primitives D. quartus
8.下列那个选项（ ）不属于用QuartusI软件实现设计的全编译的功能。
A. 适配 B. 分析与综合 C. 时序分析 D. 设计仿真
9. QuartusII支持多种仿真输入方法，它支持波形方式输入的向量波形文件的扩展名是（ ） A. *.vwf B. * .vec C. *.tbl D. *.bdf
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2011 —2012 学年第 1 学期 EDA技术与应用 课程考试卷 10．在VHDL语言中，关于信号和变量的区别，以下说法正确的是（ ）
A．信号和变量都可以在进程外部进行声明
B．信号赋值在进程结束时起作用，而变量赋值是立即起作用 C．信号和变量的赋值符相同
D．信号和变量可以在多个进程中使用 二、填空题（10分）
1．基于可编程器件EDA技术主要包括四大要素，分别为 、 、 、 。
2．可编程器件分为 和可编程模拟器件。
3．CPLD的基本结构是由 、 和 、三部分组成。 4．在VHDL中，使用std_logic和std_logic_vector这两种数据类型时，必须进行如下声
明 ； ； 三、简答题（10分）
1. 用QuartusI软件进行层次设计时要注意哪些问题？
2. 为什么在组合电路中容易产生竞争和冒险？
四、判断下面程序是否有错误，如果有，请用下划线画出来，并在相应行的后面加以改正或说明（10分） (共有10处错误) LIBRARY ieee
USE ieee.std_logic.1164.ALL; ENTITY decod3_8 IS
PORT(
A, B,C,G1,G2A,G2B: IN STD_LOGIC;
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2011 —2012 学年第 1 学期 EDA技术与应用 课程考试卷
Y: OUT STD_LOGIC.VECTOR(7 DOWNTO 0));
END decoder3_8;
ARCHITECTURE fun OF decoder3_8 IS
SIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0); Indata:= C&B&A; BEGIN
IF (G1='1' AND G2A='0' AND G2B='0') THEN
CASE indata IS
WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN \WHEN OTHERS =>Y<=\
BEGIN
encoder: PROCESS (indata; G1, G2A,G2B)
END ;
Y:=\
ELSE END IF;
END PROCESS encod;
END fuw;
五 、解释程序 （18分）
要求：
1． 解释程序中右边带有下划线的语句，并将解释写在下划线上(10分)。 2． 说明该设计程序的功能。（4分）
3. 在图1所示的仿真图中画出输出端引脚Q和CO的波形（4分）。
Library ieee;
Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all;
Entity up_down is
Port(clk,rst,en,up: in std_logic;
Q: out std_logic_vector(2 downto 0); Co: out std_logic);
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End;
2011 —2012 学年第 1 学期 EDA技术与应用 课程考试卷 Architecture a of up_down is Signal count: std_logic_vector(2 downto 0); Begin
Process(clk,rst) Begin
If rst='0' then
Count<=(others=>'0'); If en='1' then
Case up is
When '1' => count<=count+1; When others =>count<=count-1;
Elsif rising_edge(clk) then
End case;
End if;
End if;
End process; Q<=count;
Co <='1' when en='1' and ((up='1' and count=7) or (up='0' and count=0)) else '0';
End;
图1
六、实践环节解释（8分）
1. 使用QuartusI软件进行时序分析时，出现如图2所示的对话框，试分别说明对话框上部的6个按钮的作用？（6分）
2. 此设计的时钟最高工作频率是多少？（2分）
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