数字频率计设计（使用VHDL语言）

实验报告

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一、实验目的

设计数字频率计，学习较复杂数字系统设计方法。

二、实验内容

设计八位数码显示频率计P228 三、实验环境

计算机、QuartusII软件

四、实验步骤

1、子模块FTCTRL（用于产生控制信号） (1)程序代码

（2）仿真结果

（3）结果分析

2、子模块COUNTER32B（用于计数） (1)程序代码

允许计数时间 计数完进行锁存 下次计数前清0

（2）仿真结果

（3）结果分析

当使能信号ENABLE=‘1’时，允许计数。当CLR=‘1’时重新计数

3、子模块REG32B（输出数据） (1)程序代码

（2）仿真结果

（3）结果分析

当LK=’1’时，输出当前数据DIN，否则不做处理。 4、子模块SHOW (1)程序代码

（2）仿真结果

（3）结果分析

当S=‘0’时，载入数据DATA，否则将数据DATA左移4位。每次上升沿，SHOW1输出数据的高四位。

综合模块：

五、实验结果与讨论

这个实验花了比较多的时间，在做计数器的时候由于没有考虑到最后使用的是二进制显示的，所以在转换的时候遇到了不少的问题，最后新亏有老师帮我想了办法解决。