（2）输入全局时钟约束 （3）输入引脚位置约束 （4）实现设计并进行时序分析 （5）生成软件并进行HDL仿真 4.综合技术实验 4.1实验目的 （1）学习使用保留层次和扇出综合这些选择来提高调试和综合结果。 （2）通过读取XST软件的综合报告来确认综合结果质量。 4.2实验内容 （1）修改XST综合选项。 （2）分析综合报告。 4.3实验准备 （1）将光盘下03.Examples of Program实验程序目录下的01.ISE9.1文件夹复制到E:盘根目录下。 （2）将USB下载电缆与计算机及XUPV2Pro板的J8连接好。 （3）将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接。 （4）启动计算机后，将XUPV2Pro板的电源开关SW11打开到“ON”上。观察XUPV2Pro 板上的+2.5V,+3.3V, +1.5V的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源。 （5）打开超级终端。 4.4实验步骤 （1）浏览设计并生成软件 （2）默认选项进行综合和实现 5. IP 核生成工具使用实验 IP 核生成器（CORE Generator）是Xilinx FPGA设计中的一个重要设计输入工具，它将原有验证过的设计模块重新利用，也就是一般的IP复用工具。它提供了大量成熟、高效的IP核为用户使用，这些IP核直接用Xilinx FPGA底层硬件语言描述。该工具可以生成用户所需的IP核，在实际工程中例化。 Core Generator可生成的IP核大致分为：基本模块、通信与网络模块、数字信号处理模块、数学功能模块、内存模块、微处理器、控制器与外设模块、标准与协议数据单元到复杂功能样机的众多设计，这些IP核是根据Xilinx的FPGA器件特点和结构而设计的，直接用 Xilinx FPGA底层硬件语言描述，充分发挥了FPGA的功能（本实验是在VHDL环境下实现的）。 5.1实验目的 （1）学会使用 IP 核生成工具（CORE Generator）。 （2）例化组件到工程中。 5.2实验内容 （1）IP 核生成工具（CORE Generator）生成双口BlockRAM。 （2）将生成的内存例化到工程中。 （3）进行行为仿真并在板卡上验证设计。 5.3实验准备 （1）将光盘下03.Examples of Program实验程序目录下的01.ISE9.1文件夹复制到E：盘根目录下。 （2）将USB下载电缆与计算机及XUPV2Pro板的J8连接好。 （3）将RS232串口线一端与计算机连接好，另一端与板卡的J11相连接。 （4）启动计算机后，将XUPV2Pro板的电源开关SW11打开到“ON”上。观察XUPV2Pro 板上的+2.5V, +3.3V, +1.5V的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源。 （5）打开超级终端。 5.4实验步骤 （1）生成 ROM 初始化文件 1）选择“Start”→“Programs”→“Xilinx ISE 9.1i”→“Project Navigator”，进入ISE的Project Navigator环境。 2）选择“File”→“Open Project”，并指向如下目录，选择“coregen_lab.ise”打开工程。 Verilog使用者: E:\\labs\\verilog\\lab5\\coregen_lab VHDL使用者: E:\\labs\\vhdl\\lab5\\coregen_lab 3）用文件编辑器打开lab5目录下的Assembler文件包中的program.psm汇编范本文件。 （2）生成BLOCK RAM IP核 1） 单击工程Sources窗口中的顶层文件loopback.vhd，然后双击Processes窗口中的“Create New Source”，弹出新资源对话框，选择“IP (CoreGen & Architecture Wizard)”，在File Name栏输入文件名称program，如图所示。
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