5、 复杂可编程逻辑器件
是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。 6、 自顶向下
也就是从整个系统设计的顶层开始，往下一层将系统划分为若干个子模块，然后再将每一个子模块又向下一层划分为若干的子模块。 7、 ASIC
ASIC：专用集成电路。 8、 CPLD
CPLD：复杂可编程逻辑器件。 9、 FPGA
FPGA：现场可编程逻辑器件。 10、 IP
IP：知识产权核。 11、 SOPC
SOPC：可编程片上系统。 12、
测试模块
是通过对设计部分施加激励，然后检查其输出正确与否来完成其验证功能的。 13、
阻塞赋值
对“=”作为赋值符，阻塞语言按顺序执行，在下一条语言执行之前，上一条赋值语言必须执行完毕。 14、
模块
模块是Verilog HDL设计中的一个基本组成单元。一个设计是由一个或者多个模块组成。 15、
非阻塞赋值
用“<=” 作为赋值符，非阻塞赋值语句不会阻塞同一个块语句中的其它语句的执行。 16、
行为描述
使用结构化过程语句对时序行为进行描述。 17、
结构描述
描述设计电路使用的元件及这些元件之间的连接关系。 18、
任务
任务是定义一个可重复调用的模块，任务是一个独立的过程赋值语句。
四、 简答、程序分析
1、 什么是功能仿真？什么是时序仿真？
（1）功能仿真是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟。仿真过程不涉及任何具体器件的硬件特性。用于验证系统的功能。（2）时序仿真就是接近真实器件运行特性的仿真，仿真文件已包含了经过逻辑门和布线产生的延迟。用于验证系统的时序
特性、系统性能。
2、传统设计方法和EDA设计方法的主要的不同点？
（1）设计方法不同。传统是自下而上的方法，EDA是自上而下的设计方法。 （2）传统设计基于电路板；EDA技术是基于芯片的设计方法。 （3）描述方式不同。传统采用电路图为主，EDA以硬件描述语言为主。 （4）设计手段不同。传统以手工设计为主，EDA设计为自动设计。 3、试简要说明EDA软件的FPGA/CPLD设计流程？ （1）设计输入。将电路系统以一定的表达方式输入计算机。
（2）综合。将电路的高级语言转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。
（3）适配。将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。
（4）仿真。根据算法和仿真库对设计进行模拟，以验证设计是否正确。
（5）下载。将适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA/CPLD下载，以便进行硬件调试和验证。
4、采用可编程逻辑器件进行电路和系统设计有什么好处？ （1）便于修改和调试；
（2）缩短开发周期，降低开发成本； （3）简化系统构成，缩小系统体积； （4）降低系统功耗，提高系统可靠性等。 5、试简要说明ISP的技术特点？
（1）全面实现了硬件设计与修改的软件化； （2）简化了设计与调试过程； （3）容易实现系统硬件的现场升级； （4）有利于降低系统成本，提高系统可靠性；
（5）器件制造工艺先进，工作速度快，功耗低，集成度高，使用寿命长。 6、简述用EDA技术设计电路的设计流程？
（1）设计准备。准备工作，如方案论证、系统设计、器件选择等。 （2）设计输入。将电路系统以一定的表达方式输入计算机。 （3）设计处理。综合，优化，适配，产生编程文件。 （4）设计校验。包括功能仿真和时序仿真。 （5）器件编程。对器件植入编程数据文件。
（6）器件测试和设计验证。测试器件是否达到预定功能。
7、always语句和initial语句的关键区别是什么？能否相互嵌套？ always语句是循环语句，initial只执行一次。它们不能嵌套。
8、Reg型和wire型信号有什么本质的区别？Reg型信号的初始值一般是什么？
Reg型信号用于进程语句中，并且其语句是顺序语句；而wire型信号则用于模块中，并且其语句是并发语句。Reg型信号的初始值一般为左边值，即0。 9、写出下面程序中变量x、y、cnt、m、q的类型。 assgin x=y;
always @(posegde clk) begin cnt=m+1; q=~q; end
x为wire型； y为reg或wire型； cnt为reg型； m为reg或wire型； q为reg型；
10、画出下面程序段中r的仿真波形？ initial #20 r=1?b0; #10 r=1?b1; #15 r=1?b1; #25 r=1?b1; #5 r=1?b0; end
XXXXXXXX 20 30 45 70 75
11、画出下面程序段中r的仿真波形？
fork #20 r=1?b0; #10 r=1?b1; #15 r=1?b1; #25 r=1?b1; #5 r=1?b0;
join XXXXX 5 10 15 20 25
12、根据下面的程序，画出产生的信号波形。 module signal_gen1(d_out); output d_out; reg d_out; initial begin
d_out=0; #1 d_out=1; #2 d_out=0; #3 d_out=1; #4 d_out=0; end;
end module 1 2 3 4
相关推荐：
loading