基于DDS的精密正弦信号发生器的设计
表3-1 EPF10K10LC84-4的主要参数
参数 逻辑门数 10000 I/O门数 84 电源 V 5.0 速度等级/ns 逻辑单元 -4 576 RAM /bit 6144 其5V外部电源和TTL、CMOS电平兼，丰富的寄存器资源和I/O口，40MHZ的工作频率满足基准时钟10MHZ的要求，其优良的特性完全可以实现DDS芯片的功能。
3.3 DDS原理及相关介绍
直接数字频率合成器（DDS）的基本原理：DDS是利用采样定理，根据相位间隔对正弦信号进行取样、量化、编码，然后储存在EPROM中构成一个正弦查询表，通过查表法产生波形[2]。它是由参考时钟、相位累加器、正弦查询表和D／A转换器组成，DDS的结构有很多种，其基本的电路原理可用图3-1来表示。
K Fo 相位累加器 波形存储器 D/A转换器 低通滤波器 fs
图3-1 直接数字频率合成器原理框图
相位累加器由N位加法器与Ｎ位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将频率控制字ｋ与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据回馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。
用相位累加器输出的数据作为波形内存（ROM）的相位取样地址，这样就可把存储在波形内存内的波形抽样值 （二进制编码）经查找表查出，完成相位到幅值转换。波形内存的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号[3]。
低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。相位累加器原理框图如图3-2所示。
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频率控制字K N 位 加法器 N位相位 寄存器 输出序列N
图3-2 相位累加器原理框图
由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位。新的数据送到相位累加器时，它们之间的相位关系可以得到保持，也可以通过相位控制字来调节两片频率合成器之间的相位差[4]。当相位累加器加满量时就会产生一次溢出，溢出频率就是DDS输出的信号频率。
相位累加器的最大计数长度与正弦查询表中所存储的相位分隔点数相同，在取样频率(由参考时钟频率决定)不变的情况下，由于相位累加器的相位增量不同，将导致一周期内的取样点数不同，输出信号的频率也相应变化。如果设定累加器的初始相位，则可以对输出信号进行相位控制。由采样原理可知，如果使用两个相同的频率合成器，并使其参考时钟相同，同时设定相同的频率控制字、不同的初始相位，那么在原理上就可以实现输出两路具有一定相位差的同频信号。
3.4 各模块发生原理
3.4.1 正弦波发生模块原理
为了增强系统的可靠性，我们在相位累加器和正弦表之前各加了一个32位的寄存器用以隔离前后级。相位累加器我们采用的是32位的，系统时钟采用100M。这样按照公式计算则频率分辨率为Δf=Fclk/232=100M/232=0.023283Hz，完全可以满足系统100Hz步进的要求。输出频率Fout=M*Δf（M为频率控制字），由此式可知，只要改变频率控制字M即可改变输出频率。因为系统频率分辨率为0.023283Hz，因此我们设置了两种频率步进字分别为10Hz和100Hz。为了减少FPGA内部资源的使用量，我们采取了相位截断法，正弦表的输入是第二个寄存器的高12位。正弦波发生模块原理框图如图3-3所示。
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频率控制字 32位寄存器 32位相位累加器 32位寄存器 正弦表ROM 高12位 Fo Fclk
图3-3 正弦波发生模块原理框图
3.4.2 AM硬件实现原理
我们用将系统时钟分频得到的256KHz的时钟作为一个8位的计数器的时钟，该计数器的输出作为一个8位正弦表ROM的地址发生器，从而得到一个1KHz的调制波。该调制波经过幅值放大以后，再与一个直流分量叠加，然后与载波相乘就得到了AM波，可以通过调节幅值放大倍数得到不同的调制度。原理框图如图3-4所示
调制度控制字 8位计数器 256KHz 8 位 正弦ROM 幅值放大 直流叠加 Fo 乘法器 AM波
图3-4 AM原理框图
3.4.3 FM调制原理
由于调制信号都是1KHz的正弦波，所以为了节省资源，FM和AM的信号用同一个信号。调制波与一个常数（最大频偏）相乘，得到的结果再与载波的频率控制字相加，所得到的信号即为调频控制字，用此信号作为ROM的地址码去查表，经过DA以后得到的就是调频波。原理组成框图如图3-5所示:
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1K 正弦ROM 最大频偏 乘法器 加 法 器 载 波 ROM 调频波 频率控制字
图3-5 FM调制原理组成框图
3.4.4 ASK调制原理
根据ASK的定义，输入为1时，输出幅度最大，输入为0时，输出为0，可以很容易得到ASK信号。我们用了一个M序列发生器作为10KHz的基带信号产生器，在DDS上做了一个使能端，当M序列输出1时，输出正弦波幅值最大，当M序列输出0时，输出0。使其在输出ASK信号时载波固定为100KHz。这样做不仅节省了FPGA内部资源，同时简化了设计的复杂度。原理框图如3-6所示：
频率控制字 M序列 32位寄存器 32位相位累加器 32位寄存器 正弦表ROM 高12位 Fo Fclk
图3-6 ASK调制原理框图
3.4.5 FSK调制原理
这里我们约定输入为1时，PSK输出初始相位为0，输入为0时，输出反相。同样为了节省资源同时为了简化设计，我们也是用了一个使能端来得到FSK信号。原理框图同ASK。
3.5 正弦波发生模块的实现
频率合成器方案：频率合成是指对一个标准信号频率经过一系列算术运算，产生具有相同精度和稳定度的大量离散频率的技术[5]。频率合成有多种实现方法，其中
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