ISE实现多功能数字钟设计

一、 任务要求

用FPGA器件和EDA技术实现多功能数字钟的设计。

基本功能要求：能显示小时、分钟、秒钟（时、分用7段LED显示器，秒用LED灯）。

小时计数器为同步24进制； 要求手动校时、校分。 扩展功能要求：任意时刻闹钟；

小时显示（12/24）切换电路 自动报整点时数。

二、 建立工程

在ISE 14,9软件中建立名为clock的工程文件。芯片系列选择Spatan3E,具体芯片型号选择XC3S100E,封装类型选择CP132,速度信息选择-5。

三、 原理设计

四、 顶层模块设计

创建名为top_clock的文件，本设计中顶层模块用于调用各个子模块，以及将闹钟与整点报时模块综合在内，顶层源码如下：

module top_clock(

input Hchange,

//24小时，12小时切换信号

input Change, input CLK_50,

//用来进行时分和秒的显示切换 //50MHz时钟

input nCR,EN,Clock_EN,

input Adj_Min,Adj_Hour,Adj_Clock,

//使能信号，小时分钟调时允许

信号,闹钟使能信号（拨钮开关）

output [6:0] HEX0, output reg Led_Alarm, output reg [3:0] HEX );

reg Alarm;

wire ENM_L,ENM_H,ENH;

wire [7:0] Hour_24,TMinute,TSecond,CHour,CMinute;//中间变量声明,

//共阳极数码管对应端

正常时钟变量和闹钟时钟变量

wire [7:0] Hour_12,Display_HourT,Display_HourAdjust; reg [3:0] bcd=4'b0000;

//记载数码管所要显示的数据

reg [7:0] Display_Hour,Minute; reg LD_6_RADIO; reg [7:0] sum,counter;

supply1 Vdd;

wire CP_1Hz;

//===========分频============= Divider50MHz U0(.CLK_50M(CLK_50),

.nCLR(nCR),

.CLK_1HzOut(CP_1Hz));//用以时钟计数的CP

defparam U0.N = 25,

U0.CLK_Freq = 50000000, U0.OUT_Freq = 1;

Divider50MHz U1(.CLK_50M(CLK_50),

.nCLR(nCR),

.CLK_1HzOut(CP_200Hz));//用以动态扫描的CP,供给

数码管

defparam U1.N = 18,

U1.CLK_Freq = 50000000, U1.OUT_Freq = 200;

//===========60进制秒计数器=========

Scounter10 S0(TSecond[3:0],nCR,EN,CP_1Hz);//秒：个位

Scounter6 S1(TSecond[7:4],nCR,(TSecond[3:0]==4'h9),CP_1Hz);//秒：

十位

//===========60进制分计数器=========

Mcounter10 M0(TMinute[3:0],nCR,ENM_L,EN,CP_1Hz);//分：个位 Mcounter6 M1(TMinute[7:4],nCR,ENM_H,EN,CP_1Hz);//分：十位 assign ENM_L=Adj_Min?Vdd:(TSecond==8'h59);//分钟按书上CP调时