第三章 组合逻辑电路

FA?A1B1?A0B1B0?A1A0B0FB?A1B1?A1A0B0?A0B1B0 FA?B?FAFB例题3.2表 真值表

输入 A1 A0 B1 B0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 输出 FA FA=B FB 0 1 0 0 0 1 0 0 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 输入 A1 A0 B1 B0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 输出 FA FA=B FB 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 方法二：不求最简函数式，寻找变量、函数之间的关系，得到函数的另一种表达形式：

FA(A1,A0,B1,B0)??m(4,8,9,12,13,14)FA?B(A1,A0,B1,B0)??m(0,5,10,15)FB(A1,A0,B1,B0)??m(1,2,3,6,7,11)（4）由逻辑表达式画出门电路实现的逻辑图如例题3.2图所示。 方法一设计的电路如例题3.2图（a）所示。 A1 & FA 1 ≥1 & 1 A0

1 & FB & FA=B B1 1 B0 1 & & ≥1 1 & BIN/OCT 0 1 2 3 0 1 2 3 4 5 6 7 & 8 E9 10 11 12 13 14 15 16 7 6 5 4 3 2 1 0 & & FA FA=B FB & 例题3.2图（a） A1 该电路是4输入变量、3输 A0 B1 出的逻辑函数，故选择4线-16 B0 线译码器。译码器为低有效输出， 因此选择附加与非门，根据方法 二求出的表达式，用译码器实现 的电路如例题3.2图（b）所示。 例题3.3 由四位超前进位二 进制加法器组成的电路如例题3.3 图所示。该电路的输入X3X2X1X0 为8421BCD码，试分析电路实现

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例题3.2图（b）

的逻辑功能。

解：四位超前进位二进制加法器实现功能为：F=A+B+CI0，输入信号A、B、CI0，输出信号F和CO4。被加数A=A3A2A1A0、加数B=B3B2B1B0、低位的进位位CI0；输出和F=F3F2F1F0、输出进位位CO4。

分析电路的连接，A3A2A1A0= X3X2X1X0，B3=B0=CI0=0，B2=B1=X3+X2X1+X2X0=∑m（5,6,7,8,9），F3 F2F1F0=Y3Y2Y1Y0。

当输入X3X2X1X0取值小于5时，B2=B1=0，则Y3Y2Y1Y0= X3X2X1X0。

当输入X3X2X1X0取值大于等于5时，B2=B1=1，则Y3Y2Y1Y0= X3X2X1X0+0110。 例题3.3图示电路的真值表如例题3.3表所示。

例题3.3表 真值表 输 入 X3 X2 X1 X0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 输 出 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 X3 X2 X1 X2 X0

X0 X1 X2 X3 & ≥1 0 A 3 0 B 3 CI

Σ

0 Σ 3 CO

Y0 Y1 Y2 Y3

例题3.3图

由真值表可知，输入为8421BCD码，输出为2421BCD码，该电路实现了8421BCD码向2421BCD码的代码转换。

例题3.4 3线-8线译码器74138及门电路组成的组合逻辑电路如例题3.4图所示，其中，输入信号A7～A0为地址线，试写出译码器各输出端有效时对应的地址。

解：分析已知电路的连接：译码器的使能端S3?A7?A4，S2?A6A5，S1?A3，输入端A2～A0。由于译码器工作条件为S3?S2?0,S1?1，因此有A7=0，A4=0，A5=1，A6=1，A3=1，即A7～A3=01101。若Y0输出端有效，即Y0?0，则有A2A1A0=000，对应地址应为A7A6A5A4A3A2A1A0=01101000=68H。同理各输出端有效时，对应的地址为：

Y1?0，A7A6A5A4A3A2A1A0=01101001=69H； Y2?0，A7A6A5A4A3A2A1A0=01101010=6AH； Y3?0，A7A6A5A4A3A2A1A0=01101011=6BH； Y4?0，A7A6A5A4A3A2A1A0=01101100=6CH； Y5?0，A7A6A5A4A3A2A1A0=01101101=6DH； Y6?0，A7A6A5A4A3A2A1A0=01101110=6EH； Y7?0，A7A6A5A4A3A2A1A0=01101111=6FH。

A3 & A5 A6 A4 A7 S1 & ≥1 S2 S3 & EN EBIN/OCT A0 A1 A2 0 1 2 0 1 2 3 4 5 6 7 Y0 7 Y1 6 Y2 5 Y3 4 Y4 3 Y5 2 Y6 1 Y7 0 例题3.5 用4选1数据选择器和8选1数据选择器分别实 现函数F（A,B,C）=∑m（1,2,3,4）。

解：8选1数据选择器的输出：

例题3.4图

F?A2A1A0D0?A2A1A0D1?A2A1A0D2?A2A1A0D3?A2A1A0D4?A2A1A0D5?A2A1A0D6?A2A1A0D7

将被设计的函数表达式进行变换，与数据选择器的输出函数式进行比较对照，即可求出数据选择器数据端和地址端的连接。

（1）用4选1数据选择器实现设计

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4选1数据选择器的输出：

F?A1A0D0?A1A0D1?A1A0D2?A1A0D3

设计函数：F（A,B,C）=∑m（1,2,3,4）=ABC?ABC?ABC?ABC

将两个函数式进行比较，若令A1=A、A0=B，变换设计函数式：F?ABC?AB?ABC。则有D0=C、D1=1、D2=C、D3=0。根据设计方案，得到的逻辑图如例题3.5图（a）所示。

MUX 0 EN A0 C 0 A1 0 MUX B G 0 EN A2 7 A 2 A 0 B 0 0 0 0 G A1 3 1 1 A 1 2 1 F F C 0 1 3 1 4 1 1 0 5 1 2 6 0 3 0 7 0 （a） （b） 例题3.5图

（1）用8选1数据选择器实现设计 8选1数据选择器的输出：

F?A2A1A0D0?A2A1A0D1?A2A1A0D2?A2A1A0D3?

?A2A1A0D4?A2A1A0D5?A2A1A0D6?A2A1A0D7

设计函数：F（A,B,C）=∑m（1,2,3,4）=ABC?ABC?ABC?ABC

将两个函数式进行比较，若令A2=A、A1=B、A0=C。则有D1=D2=D3=D4=1，D0=D5=D6=D7=0。根据设计方案，得到的逻辑图如例题3.5图（b）所示。

第三节 题解

自我检测题解

题3.1答：组合逻辑电路如自我检测题3.1图（a）所示，其输入信号A、B、C的波形如自我检测题3.1图（b）所示。

A & & A & B & & B F &

C

& C F

(b) 波形图 (a) 逻辑图

自我检测题3.1图

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（1）填写真值表自我检测题3.1表。

自我检测题3.1表 输入 A 0 0 1 1 B 0 1 0 1 输出 F C C C C （2）逻辑表达式：

F=A?B?A?A?B?B?C?A?B?A?A?B?B?A?B?A?A?B?B?C?C

利用反演律对逻辑表达式进行变换并化简，化简后得到

F=A?B?C?A?B?C?A?B?C?A?B?C

（3）在自我检测题3.1图（b）上画输出信号F的波形图。

根据真值表或化简后的表达式，可以得到输出信号F的波形图如自我检测题3.1图（c）所示。

A

B

C

自我检测题3.1图（c）

（4）当电路中输入信号1的个数为偶数时输出为1，因此电路的功能是 判断输入信号1的奇偶性 。

题3.2答：典型的VHDL语言由三部分 参数部分—程序包 、 接口部分—设计实体 和 描述部分—结构体 组成。

题3.3答：进程行为之间执行顺序为 并行执行方式 ，进程行为内部执行顺序为 顺序执行方式 。 题3.4答：行为描述的基本单元是 进程语句 ，结构描述的基本单元是 调用元件语句 。 题3.5答：结构体中的每条VHDL语句的执行顺序与排列顺序 无关 。

题3.6答：标量数据类型包括 整数类型 、 实数类型 、 物理类型 和 枚举类型 。

题3.7答：自我检测题3.7图所示是十进制—BCD码编码器的逻辑图。试根据逻辑图回答下列问题。

（1）列写输出端F0 、F1 、F2和F3的逻辑表达式；

F0=IN9+IN7+IN5+IN3+IN1 F1=IN7 +IN6+IN3+IN2 F2=IN7+IN6+IN5+IN4 F3＝IN9+IN8 （2）列出真值表

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