Proteus及Cadence实训课程设计——差动运算放大器设计

武汉理工大学《Proteus及Cadence实训》课程设计说明书

图结束后，保存原理图文件并在Proteus下进行仿真，实现相应功能。

点击“Library”->“Pick Devices”可以在弹出的对话框中填写需要的元器件名称，通过这种方式，就可以找到并放置相应的器件了。

在主界面的左侧有一些小图标，通过它们，我们可以放置一些基本的器件，如电源、电阻等等。在将主要的芯片器件放置到界面之中以后，我们要根据预先设计好的方案将各个小器件放置在相应位置上，用连线将它们一一联接完毕。至此，电路图连接部分的工作基本做完了。

按照3差动放大器的介绍内容绘制如下图电路图。

图4-3 差动放大器电路原理图

4.2 仿真与调试

点击

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中的开始键即可看到仿真波形：

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图4-4差动放大器电路仿真波形图

图4-5差动放大器电路仿真波形图

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5 Cadence软件的运用与PCB的设计

5.1 原理图的设计

CaptureCIS的原理图环境参数包括系统属性和设计模板设置两大类。

在“系统属性”选项中，可以设置颜色，栅格显示模式，放大缩小倍数，原理图和元器件的选择模式，文本编辑器等参数。

在“设计模板参数”设置中，可以调整设计中各种字体，设定标题栏内容，设置图纸、边框，以及阶层的属性等等。

CaptureCIS的Project用来管理相关文件及属性。在菜单栏中选择file>new>Project，进行原理图设计时，选中“Schematic”。在“Name”中输入工程名称，在“Location”中填写工程所在的路径。

填写完成后点击确定，Capture就会自动生产该工程的原理图文件目录。同时，Capture会自动创建*.dsn、*.opj等相关文件。

接下来，点击进入Schematic窗口，进行原理图绘制。通常情况下，一个大的原理图在设计时会根据功能划分为不同的模块，各部分的原理图分别绘制.并根据功能命名。在Schematic目录下，可以进行各原理图的添加和重新命名。

原理图绘制好之后，需要对整个设计进行DRC检测，生成网表和材料清单等。CaptureCIS

在对原理图进行后续处理时，必须切换到专案管理窗口下，并且选中*.DSN文件。 进行DRC检测时，点击菜单栏中Tools>Design Rules Check，然后在弹出的对话框中进行设置。

DRC检查能够根据设计人员指定规则对PCB板进行检测。检测结束后，系统将会输出相应检查报告，列出原理图设计中错误信息，并在原理图相应位置显示。

对原理图进行DRC检测并修改没有错误后，接下来就可以生成整个电路图的网络表了。 由于我们利用CaptureCIS和Allegro PCB Editor联合平台进行PCB的设计，因此用CaptureCIS生成网表文件时，需要选定的类型是“Allegro”。

在对话框中选定生成网表文件的路径，点击确定。系统会生成Allegro PCB Editor进行PCB设计所需要的3个文件，分别为pstxnet.dat(网表文件)，pstxprt.dat(逻辑元件与其物理元件之间对应关系文件)，pstchip.dat(原理图中元件的物理封装说明文件)。

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除了进行DRC检测与生成网络表外，对原理图的后续处理还包括生成元件清单等。

按照上述要求绘制出电路原理图如下所示：

图5-1 差动放大器的原理图

5.2 PCB的设计

相对于原理图的设计来说，PCB设计是项目的后端。本文中PCB设计是从Capture CIS

输出到PCB Editor环境中开始的，并由原理图设计来约束、决定。PCB的设计流程主要分为准备工作、网表输入、布局、布线、设计检查、设计输出几个步骤。

在PCB Editor设计环境下，需要进行的准备工作有，加载所需封装库，即和原理图各元件属性相对应的器件封装、加载所需焊盘、创建所需的符号(包括机械、规格等)。 在PCB Editor设计界面，打开*.brd的PCB文件后，首先要用File>Import>logic命令输入由原理图生成的网络表文件。在网表输入无误之后，设计中所需元件及其电气连接关系就全部加载到PCB编辑界面了。

在布局布线开始之前，要设计好PCB的板框，即Outline。如果没有Outline，元器件将无法放置。另外，需要设定PCB的叠层，制定PCB的设计约束和规则，如不同种类信号线的宽度，走线间距，过孔尺寸，走线颜色等等。

利用手动或者自动放置方法将元器件一一加载到PCB板框周围后，接下来进行元器件的布局。在PCB设计中，布局是一个重要环节，布局好坏将直接影响布线的效果以及最终产品的电气性能。

Allegro布局的方式分为交互式布局和自动布局，但在使用过程中普遍采用的仍然是交

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