武汉理工大学FPGA实验报告范本辉辉版

来源：用户分享时间：2025/6/2 20:51:38 本文由

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图5-3 操作示意 3）弹出核信息窗口，单击 Finish 按钮后，弹出 CORE Generator? system GUI 对话框，并按照以下要求配置双口存储块核，并单击 Next 按钮； Component Name: program Memory Type: Dual Port ROM 图5-4 操作示意 4）选择以下参数，然后单击 Next 按钮； Read Width: 18 Read Depth: 1024 Enable: Always Enabled 29

图5-5 操作示意 5）选择以下参数，然后点击 Next 按钮； Read Width: 18 Read Depth: 1024 Enable: Always Enabled 图5-6 操作示意 6）选择 Load Init File ，单击 Browse 按钮打开 lab5 目录下的 Assembler 文件包中program.coe 文件, 单击 next 按钮，然后单击 finish 按钮； 30

图5-7 操作示意 7) 在 ISE 工程窗口生成以下信息；图5-8 信息显示 (3) Block RAM 核的例化 1) 双击工程Sources 窗口的loopback.vhd 文件，并选择Edit 下拉菜单中的Language Templates； 31

图5-9 操作示意 2) 在弹出的 Language Templates 窗口展开 COREGEN，然后展开 VHDL Component Instantiation 并选择 program，右端则出现相应的模板；图5-10 操作示意 3) 在此模板上拷贝组件声明（从 component program 到 end component;）并粘贴到loopback.vhd 代码中的“--Insert component declaration for the Memory 32

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